JPS60123925A

JPS60123925A - スイツチ情報の読込み回路

Info

Publication number: JPS60123925A
Application number: JP58232271A
Authority: JP
Inventors: Hidenori Hayashi; 秀紀林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-12-09
Filing date: 1983-12-09
Publication date: 1985-07-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明はスイッチ情報の読込み回路、さらに詳しく言え
ば、処理装置、記憶装置等？具備する情報処理システム
に対してスイッチ情報を読込むための回路に関する。

従来技術と問題点情報処理システムに対してスイッチ情報を読込む回路と
しては、従来は、処理装置がスイッチを走蓋し、走査時
に検知したスイッチの状態な示す情報なメモリに書込ん
でおき、現在検知した情報と以前メモリに書込んだ情報
とを比較し、情報が一致すればスイッチは切換えられず
、不一致ならはスイッチは切換えられたと判定し、これ
をスイッチが切換えられたか否かのスイッチ情報として
読込んでいた。

第１図は従来の回路の接続ン示すもので、図においてＳ
ＷＣはスイッチ８ＷＨ、Ｓ’Ｗｚ　、　ＳＷｓ　＋　Ｓ
Ｗ４　’ｚｔ：含むスイッチ回路、ＤＢはデータ・バス
、ＣＰＵは図示しない記憶装置等とともに情報処理シス
テム化構成している処理装置を示し、なおりＢＤ＋＋〜
ＤＢＤ４はそれぞれデータ・バス・ドライバである。

スイッチ回路ＳＷＣにおいて、Ｒ１−Ｒ４はそれぞれ抵
抗であり、スイッチＳＷ、　−ｓｗ、がオフのときは、
＋５Ｖが抵抗Ｒ＋　−Ｒ４’ｌ　Ｉｎｋてすなわちハイ
・レベルに対応する情報″′１＃が各データ・バス・ド
ライバＤＢＤ、〜ＤＢＤ、に木カし、スイッチＳＷ１〜
ＳＷ番がオンのときは＋５ｖに代り、地気すなわち情報
″ＯＩ′が入力する。

処理装置ＣＰＵからアドレス信号ＳＥＬが送出されてい
なければ、データ・バス・ドライバＤＢＤ１はイネーブ
ルされておらず、断の状態にあり、従ってスイッチＳＷ
１〜ＳＷ４の状態を示す情報はデータ・バスＤＢに伝達
されず、従って、処理装置ｃｐＵ＆ｊ達しない。

処理装置ＣＰＵかもアドレス信号５ＥＬＹ送り、データ
・バス・ドライバＤＢＤＩ−ＤＢＤ４　ンイネーブル（
動作可能状態に）すればデータ・バス・ドライバＤＢＤ
Ｉ−ＤＢＤ４は、それぞれに入力しているスイッチＳＷ
、、〜Ｓ九の状態？示す情報（１０＃か”１＃）に従っ
て出力し、これを処理装置ＣＰＵに伝達する。

このようにして処理装置ＣＰＵはスイッチ回路ＳＷＣの
スイッチＳＷ、〜ＳＷ４のオン・オフの情報をデータ・
バスＤＢを通して読込むことができる。

しかし、スイッチｓｗ、　−ＳＷ、等が押されたとき、
一般的に言えば、スイッチの設定された状態ゲ変化させ
た時、直ちにその情態を読込もうとすると、処理装置Ｃ
ＰＵは、あらかじめ以前からスイッチの状態を常時、一
定時間毎に、上記のような処理を行って監視し、さらに
その状態の情報を記憶装置に格納しておき、最近監視し
て得た情報と以前の監視において得ている情報とを比較
する処理ン行なう必要がある。そして上記比較の結果、
最近情報と以前の情報とが一致したときは、スイッチの
状態に変化なく、不一致のときはスイッチの状態に変化
があった、すなわち、例えば押されたと判定する。

この場合、処理装置ＣＰＵは一定時間毎に上記したスイ
ッチの監視の処理を行なう必要があり、この処理を行な
っている間は、処理装［ＣＰＵは他の処理を行なうこと
ができず、処理装［ＣＰＵの処理効率が悪くなる。

以上のように従来の技術によるスイッチ情報の読込み回
路は、処理装［ＣＰＵにかかる負荷が大きく処理装置の
処理の効率が悪いという欠点があった。

発明の目的本発明は、従来技術によるスイッチ情報読込み回路の上
記の欠点を除去し、スイッチ情報を処理装置に読込む際
の処理装置の処理負荷を軽減し、処理装置の処理効率を
向上させることン目的とする。

発明の実施例以下、本発明の実施例乞図面について説明する。

第２図は本発明の一実施例の接続図である。図において
、ＳＷＣはスインｆ　ＳＷ＋　＋　ＳＷｔ　、　ＳＷｓ
　、　ＳＷ４ぞ含むスイッチ回路、ＤＢはデータ・バス
、ＣＰＵは図示しない記憶装置等とともに情報処理シス
テムを構成している処理装置、ＣＯＭは比較回路、を示
し、なおＦＦ、　、〜ＦＦ、はそれぞれＤ形フリッププ
ロップ、　ＤＢＤ、　−ＤＢＤ、はそれぞれデータ・バ
ス・ドライバである。

スイッチ回路ＳＷＣにおいて、Ｒ，−Ｒ，はそれぞれ抵
抗であり、スイッチＳＷ、〜ＳＷ、がオフのときは＋５
ｖが抵抗Ｂ、〜Ｒ４’ｋ　４４て、すなわちオフ【【対
応するハイ°レベル情報“１″として各フリッグフａツ
ブＦＦ１〜ＦＦ番のデータ入力端子りに入力し、スイッ
チＳＷ、〜ＳＷ、がオンのときは＋５ｖ（ハイ・レベル
）に代り地気がオンに対応するσ−・レベル情報″′０
″として入力する。

水回路ン動作するには、まづ処理装置ＣＰＵからアドレ
ス信号５ＥＬＹ送出しく″１″馨送出し）初期設定？行
なう。

フリツプフａツブＦＦ、　−ＦＦ、はＤ形フリップフロ
ップで構成され、周知のように、りａツク入力端子ＣＫ
にクロックが入力したとき、データ入力端子りに入力し
ていたデータ（＠１”が”Ｏ’）が出力端子Ｑに出力す
るようにセットされ、次ニクロツク入力端子ＣＫに入力
があるまでその出力端子Ｑの出力を保持する。

アドレス信号ＳＥＬが送出されると、ブリップフロップ
ＦＦ１〜ＦＦ、はセットされ、それぞれの出力端子Ｑか
ら出力する信号（”１’あるいは＠Ｏｎ）は、そのとき
データ入力端子りに入力している信号と同じものとなり
、次にクロック入力端子ＣＫに入力があるまで保持する
。

比較回路ＣＯＭにおいて、フリップフロップＦＦ。

〜ＦＦ、に対応するエクスクル−ジブ・オア・回路ＥＯ
Ｒ，〜ＦＯＲ，は、それぞれその２つの入力端に入力す
る信号が、ブリツプフａツブＦＦ、　−ＦＦ、のデータ
入力端子りおよび出力端子Ｑよりの信号であって、上記
から容易に理解されるように、同じ信号である。従って
、各エクスクル−シブ・オア回路ＥＯＲ，〜ＥＯＲ，は
、その２つの入力が一致しているので”０’　Ｙ出力し
、そして上記各エクスクレージブ・オア回路ＥＯＲ，−
ＥＯＲ，のそれぞれの出力を入力とするオア回路ＯＲは
”Ｏ’　Ｙ出力し、これが比較回路ＣＯＭの出力となり
、処理装置ＣＰＵに与えられる。なお、上記比較回路Ｃ
ＯＭの出力が１＃となると、これが割込要求信号ＩＲＱ
となる。

第６図は、＠２図に示す実施例の要部の信号波形を示す
タイム・チャートである。図において、ＳＷはスイッチ
（ＳＷ＋　−５Ｗ４）　をオンからオフにし、さらに再
びオンに戻したときのスイッチの出力波形？、ＣＯＭ　
（ｒＲＱ　）は比較回路ＣＯＭの出力波形を、ＳＥＬは
アドレス信号（ＳＥＬ）の波形を、ＦＦ（Ｑ）はクリッ
ププロップＦＦ、〜ＦＦａの出力端子Ｑの出力信号の波
形を、ＤＢはデータバスＤＢ上の信号波形をそれぞれ示
す。

第６図を参照して、第２図に示す本発明の詳細な説明す
る。

いま、あるスイッチ例えばＳＷ、　Ｖオンの状態として
、第６図に示す時点ｔ。において、上記の初期設定を行
なったものとする。スイッチＳＷ１について言えばその
出力（従ってソリツブフロップＦＦ。

のデータ入力端子Ｄ・＼の入力）はＳＷに示すように“
０″であり、比較回路ＣＯＭの出力ＣＯＭ（ＩＲＱ）も
アドレス信号ＳＥＬもクリッププロップＦＦ、の出力信
号ＦＦ（Ｑ）も加”である。

時点ｔ、において、スイッチＳＷ、　化オンからオフに
切換えたとする。スイッチＳＷ□の出力（従って、プリ
ッププロップＦＦ、のデータ入力端子・＼の入力と、比
較回路ＣＯＭのエクスクル−シブ・オア回路ＥＯＲ，の
一方の入力）は＠１”となる。該エクスクル−シブ・オ
ア回路ＥＯＲ，の他方の入力は、ソリツブフロップＦＦ
、にラッチされているその出力端子Ｑよりの出力”１″
［ＦＦ（Ｑ）参照〕であるので、該エクスクル−シブ・
オア回路ＥＯＲ，の出力はＩ１１＃となり、これがオア
回路ＯＲ’＆通り、比較回路ＣＯＭの出カッ１１＃とじ
、これが処理装置ＣＰＵに割込要求信号ＩＲＱとして与
えられる。

処理装置ＣＰＵは上記割込要求を受けると、これを受付
け、予め用意された割込み処理プログラムが起動される
。そうすると、まず時点ｔ２においてアドレス信号ＳＥ
Ｌが送出され、これがフリップフロップＦＦ、〜ＦＦ、
のクロック入力端子ＣＫに入力し、各フリップフロップ
ＦＦ、〜ＦＦ、はセットが行なわれるが、この場合、ス
イッチｓｗ１がオフとなってフリップフロップＦＦ、の
データ入力端子Ｄ・＼の入力が１１＃となっているので
、該ノリツブフロッグＦＦ、の出力端子Ｑの出力は”１
”となり（時点ｔ、）、以後この状態にラッチされる。

一方、アドレス信号ＳＥＬはデータ・バス・ドライバＤ
ＢＤ＋　〜ＤＢＤ４にも与えられ（時点１．→１．）、
イネーブル（動作可能状態に）され、それぞれに入力し
ているフリップフロップＦＦ、〜ＦＦ、の出力端子Ｑの
信号（“０″か１１″）ゲそれぞれのデータ・バスに送
出して処理装置ＣＰＨに伝達する。

この場合、上記のようにフリップフロップＦＦ。

の出力端子Ｑよりの出力は時点ｔ２において、１＃とな
るので、第６図ＤＢに示すようにアドレス信号ＳＥＬの
存在する間（時点ｔ２→ｔｓ　）、データ・バス・ドラ
イバＤＢＤ、はデータ・バスＤＢｆｆ：経て処理装置Ｃ
ＰＵに１１＃馨送出する。図において、Ｈ２はデータ・
バス・ドライバがイネーブルされないときその出力がハ
イ・インピーダンス（Ｈｚ）であることを示す。

上記のようにして起動された割込み処理プログラムによ
り、データ・バスＤＢから送り込まれた新しいスイッチ
情報ン読込んで、処理を終了する。

上記の処理において、アドレス信号ＳＥＬによりスイッ
チＳＷ１の情報ンフリツプフロツプＦＦ、にうツテした
とき、すなわち、時点ｔ２において′、エクスクル−ジ
ブ・オア回路ＥＯＲ，はその２つの入力が一致するので
′０＃ン出力するようになり、従って、他のスイッチＳ
Ｗ、〜ＳＷ、が状態を変えなければ、比較回路ＣＯＭの
出力は“０＃となり、割込要求信号ＩＲＱは消失する。

第６図に示すように、上記の処理の終了後、再びスイッ
チＳＷ、が切換えられは（時点ｔ４参照）前記と同様に
して、処理装置ＣＰＵに割込要求を出し、新しいスイッ
チ情報を読込ませる。この場合は上記から容易に理解さ
れるよ〜うに、該当データ・パスには０＃が送られる。

さらに、一般的に言えばスイッチの状態が対応フリップ
プロップにラッチされている状態から変化した場合、上
記の読込み動作ゼ行なう。

発明の効果本発明は上記のように構成されているので、処理装ｆｉ
　ＣＰＵは常時、一定時間おきに、スイッチの状態ン監
視する処理（走ｆ）が不要となり、スイッチ状態に変化
があったときだけ割込みにより処理装置ＣＰＵ）Ｃ通知
してスイッチ情報の読込み処理を行なえばよく、処理装
置ＣＰＨに対し、スイッチ情報の読込みのための処理負
荷ン軽減し得られ、このために浮いた処理能力を他に振
り向けることができ、処理装置ＣＰＵに効率的な処理を
行なわせることが可能となる効果がある。

また、本発明によれば、割込要求信号が受付けられ、ア
ドレス信号が送出されて、フリップフロップでスイッチ
の新しい状態の情報のラツチン終了すれば直ちに割込要
求信号（ＩＲＱ）が消失するので割込みレジスタな別途
設ける必要なく、回路が複雑とならない利点がある。

【図面の簡単な説明】

第１図は従来のスイッチ情報読込み回路の一例の接続図
、第２図は本発明の実施例の接続図、第３図は第２図の
実施例の要部における信号の波形？示すタイム・チャー
トである。ＳＷ、　、〜ＳＷ、・・・スイッチ、ＦＦ、　、〜ＦＦ
番・・・フリッププロップ、　ＤＢＤ１〜ＤＢＤ４・・
・データ・パス・ドライバ、ＣＯＭ・・・比較回路、　
ＥＯＲＩ−ＥＯＲ４・・・エクスクル−シブ・オア回路
、ＯＲ・・・オア回路、ＤＢ・・・データ・パス、ＣＰ
Ｕ・・・処理装置、　ＳＥＬ・・・アドレス信号、ＩＲ
Ｑ・・・割込要求信号特許出願人　富士通株式会社代理人　弁理士玉蟲久五部（外１名）第１図

Claims

【特許請求の範囲】

処理装置、記憶装置等の装置から構成されかつデータを
読込むためのスイッチを有する情報処理システムにおい
て、上記スイッチの状態ン示す情報を入力し、これを保
持してさらに出力するフリップフロップと、該入力およ
び該出力？：２つの入力とするエクスクル−シブ・オア
回路とを具備し、上記スイッチの設定を変化させたと−
き生ずる上記プリップフロップ・＼の入力信号とその出
力信号の不一致を上記エクスクル−ジブ・オア回路で検
知しその不一致検知出力を割込要求信号として上記処理
装置に送り、上記処理装置は該割込要求信号により割込
み処理プログラムを起動して上記スイッチ情報の読込み
を実行することを特徴とするスイッチ情報の読込み回路
。