JPS60132375A - シヨツトキ−バリアゲ−ト型電界効果型トランジスタ - Google Patents
シヨツトキ−バリアゲ−ト型電界効果型トランジスタInfo
- Publication number
- JPS60132375A JPS60132375A JP58239901A JP23990183A JPS60132375A JP S60132375 A JPS60132375 A JP S60132375A JP 58239901 A JP58239901 A JP 58239901A JP 23990183 A JP23990183 A JP 23990183A JP S60132375 A JPS60132375 A JP S60132375A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- schottky barrier
- effect transistor
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6738—Schottky barrier electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はショットキーバリアゲ−ト型電界効果トランジ
スタに関するものである。
スタに関するものである。
（従来例の構成とその問題点）
ＧａＡａよりなる電界効果型トランジスタ（以下ＦＥＴ
と記す。）は従来のＳｉを素材とするＦＥＴに比べ、優
れた高周波特性を有するＦＥＴとして注目されている。
と記す。）は従来のＳｉを素材とするＦＥＴに比べ、優
れた高周波特性を有するＦＥＴとして注目されている。
中でもＧａＡｓショットキーパリアケ゛−卜型Ｆ Ｅ
Ｔ （ＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ ）は高速性
と低消費電力性に優れており、ロジックＩＣ，メモリな
ど種々の応用分野で研究が進められている。ＧａＡｓＦ
ＥＴでさらに高速化を進めるだめ、イオン注入によるセ
ルファライン構造を持つＦＥＴの開発が進められている
。このセルファライン法はシリコンプロセスでは一般的
に用いられているが、ＧａＡｓではイオン注入後のアニ
ール工程での高温熱処理時に、基板のＧａＡｓとＡｔや
Ｃｒ −Ｐｔ −Ａｕなどのグー汁金属材料が反応して
しまい、ショットキー・マリアを保つことができなくな
る。現在熱処理によって界面の変性しない材料として、
Ｗ 、 ＷＳｉｘ＋Ｗ−ＡｔＴａＳｉ ＋ ＴａＷ−８
ｉ など種々の合金が開発されＸ ｘ つつある。しかし騨型ＧａＡｓ ＯシックＩＣなどに使
つエンハンスメントＷＦ Ｅ Ｔノショソトキーノクリ
ア材料として必要な条件は熱特性以外に（１）・り＋７
７障壁φ８が高く、（２）比抵抗ρＳが低いことが必要
である。前記金属はいずれも熱特性は優れているが（１
） 、 （２） ｋ兼ねている材料は見出されていない
。
Ｔ （ＧａＡｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ ）は高速性
と低消費電力性に優れており、ロジックＩＣ，メモリな
ど種々の応用分野で研究が進められている。ＧａＡｓＦ
ＥＴでさらに高速化を進めるだめ、イオン注入によるセ
ルファライン構造を持つＦＥＴの開発が進められている
。このセルファライン法はシリコンプロセスでは一般的
に用いられているが、ＧａＡｓではイオン注入後のアニ
ール工程での高温熱処理時に、基板のＧａＡｓとＡｔや
Ｃｒ −Ｐｔ −Ａｕなどのグー汁金属材料が反応して
しまい、ショットキー・マリアを保つことができなくな
る。現在熱処理によって界面の変性しない材料として、
Ｗ 、 ＷＳｉｘ＋Ｗ−ＡｔＴａＳｉ ＋ ＴａＷ−８
ｉ など種々の合金が開発されＸ ｘ つつある。しかし騨型ＧａＡｓ ＯシックＩＣなどに使
つエンハンスメントＷＦ Ｅ Ｔノショソトキーノクリ
ア材料として必要な条件は熱特性以外に（１）・り＋７
７障壁φ８が高く、（２）比抵抗ρＳが低いことが必要
である。前記金属はいずれも熱特性は優れているが（１
） 、 （２） ｋ兼ねている材料は見出されていない
。
上記材料のうちバリア障壁φ８が０．８ｅＶと高いＷＳ
ｉ は比抵抗ρ８が１５０Ω−αと高く、逆に比抵抗
が４０Ω−釧と低いＴ ａＷ−Ｓ ｉ ｘはｙＺ Ｉ）
ア障壁も０、６５ ｅＶと低い。その他の材料はいずれ
の特性も劣っている。
ｉ は比抵抗ρ８が１５０Ω−αと高く、逆に比抵抗
が４０Ω−釧と低いＴ ａＷ−Ｓ ｉ ｘはｙＺ Ｉ）
ア障壁も０、６５ ｅＶと低い。その他の材料はいずれ
の特性も劣っている。
エンハンスメントをＧａＡｓ Ｆ ’Ｅ Ｔの特性、動
作を安定にし、高歩留シ、高速ＩＣｉ実現し得る・？
リア障壁が高く、比抵抗の低いショットキーツマリア材
料が強く望まれている。
作を安定にし、高歩留シ、高速ＩＣｉ実現し得る・？
リア障壁が高く、比抵抗の低いショットキーツマリア材
料が強く望まれている。
（発明の目的）
本発明はかかる要求を満たし、・マリア障壁が高く、比
抵抗の低いショットキー・マリア材料を用いた電界効果
トランジスタを提供するものである。
抵抗の低いショットキー・マリア材料を用いた電界効果
トランジスタを提供するものである。
（発明の構成）
本発明による電界効果型トランジスタはＧａＡｓ’ｉ活
性層とし、ショットキー・々リアｆ−ト電極として、Ｔ
ａＸＷｙＳｉｌ−ｘ−ｙ（０≦Ｘ≦１，０≦ｙ≦１）お
よび前記材料とは異なる組成を持つＴａｖＷ２Ｓｔ１−
ｖ−２（ｏ≦Ｖ≦１，０≦２≦１）の多層膜から構成さ
れている。
性層とし、ショットキー・々リアｆ−ト電極として、Ｔ
ａＸＷｙＳｉｌ−ｘ−ｙ（０≦Ｘ≦１，０≦ｙ≦１）お
よび前記材料とは異なる組成を持つＴａｖＷ２Ｓｔ１−
ｖ−２（ｏ≦Ｖ≦１，０≦２≦１）の多層膜から構成さ
れている。
（実施例の説明）
以下実施例に基づいて本発明を具体的に説明する。本発
明による一実施例のＧａＡｓＭＥＳＦＥＴ断面図を図に
示す。
明による一実施例のＧａＡｓＭＥＳＦＥＴ断面図を図に
示す。
半絶縁性ＧａＡｓ基板１０上の活性層ｎ −ＧａＡｓ
１１上にケ９−トメタルとしてＷＳｉｏ、６層１２とＴ
ａ０．２０Ｗ０．７Ｏ８１０，１０層１３を順に付着せ
しめる。
１１上にケ９−トメタルとしてＷＳｉｏ、６層１２とＴ
ａ０．２０Ｗ０．７Ｏ８１０，１０層１３を順に付着せ
しめる。
ＴａＯ，２０Ｗ０．７０Ｓｉ’０．１０１３およびＷＳ
ｉ、６１２はいずれも８００℃のアニール工程でＧａＡ
ｓとのショットキー特性が崩れることは無く、それぞれ
Ｏ，６５ｅｖ。
ｉ、６１２はいずれも８００℃のアニール工程でＧａＡ
ｓとのショットキー特性が崩れることは無く、それぞれ
Ｏ，６５ｅｖ。
０．８ｅＶのバリア障壁を有する。エンハンスメント型
ＦＥＴの動作マージンを考えた時０．８ｅＶのＷＳｉｏ
、６の方が望ましいが、動作スぎ−ドを左右するシート
抵抗はＴａｏ、２ｏＷｏ、７ｏＳｌｏ、１ｏが４０μΩ
−ｍ。
ＦＥＴの動作マージンを考えた時０．８ｅＶのＷＳｉｏ
、６の方が望ましいが、動作スぎ−ドを左右するシート
抵抗はＴａｏ、２ｏＷｏ、７ｏＳｌｏ、１ｏが４０μΩ
−ｍ。
ＷＳｔ、、６が１５０μΩ−ｍと３．５倍の違いがある
。本発明で示すように、ダート電極を多層構造とし、第
１層のＷＳｉ、６１２を０．０１μｍ、第１層のＴａｏ
、２ｏＷｏ、７ｏＳ’ｏ、１ｏ １３ ｔ”−０，４μ
ｍとすることでショットキーバリア障壁はＷＳｔｏ、６
１２とＧａＡｓとの接触でＯ，８ｅＶとなシ、シート抵
抗は４２μΩ−ｍとＴａ０．２０Ｗ０．７０Ｓｉ０．１
０のシート抵抗の寄与によシ低く押さえることができる
。本実施例ではＷＳｉ、６１２、Ｔａｏ、２ｏＷｏ、ｚ
ｏｓ １ ｏ、、ｏ １３はＲＦスノｅツタ法で順に形
成した。スパッタ時の圧力はＡｒ雰囲気下で５Ｘ１０
ｔ、ｏｒｒ＋スパッタ出力はＷＳｌｏ、６１２は１００
Ｗ 、Ｔａ ｏ 、２０Ｗｏ 、ｙｏＳｌ ｏ 、１ｏ
ｌ ３は３００Ｗとし、それぞれ３分および３０分のス
パッタリングを行なった。ホトエツチング法とプラズマ
エツチング法によシダート電極の形状加工を行なりた後
、ＡｕＧｅ／Ａｕｉ蒸着し、リフトオフによシソ−スミ
極１４、ドレイン電極工５とする。このようにケ９−ト
電極のショットキー障壁が０．８Ｖと高く、シート抵抗
が４２μΩ−ｍと低いＭＥｓＦＥＴで、Ｎ −ｏｆｆ特
性の動作マージンが大きく、遅延速度も１５ ｐｓと高
速の素子が得られた。
。本発明で示すように、ダート電極を多層構造とし、第
１層のＷＳｉ、６１２を０．０１μｍ、第１層のＴａｏ
、２ｏＷｏ、７ｏＳ’ｏ、１ｏ １３ ｔ”−０，４μ
ｍとすることでショットキーバリア障壁はＷＳｔｏ、６
１２とＧａＡｓとの接触でＯ，８ｅＶとなシ、シート抵
抗は４２μΩ−ｍとＴａ０．２０Ｗ０．７０Ｓｉ０．１
０のシート抵抗の寄与によシ低く押さえることができる
。本実施例ではＷＳｉ、６１２、Ｔａｏ、２ｏＷｏ、ｚ
ｏｓ １ ｏ、、ｏ １３はＲＦスノｅツタ法で順に形
成した。スパッタ時の圧力はＡｒ雰囲気下で５Ｘ１０
ｔ、ｏｒｒ＋スパッタ出力はＷＳｌｏ、６１２は１００
Ｗ 、Ｔａ ｏ 、２０Ｗｏ 、ｙｏＳｌ ｏ 、１ｏ
ｌ ３は３００Ｗとし、それぞれ３分および３０分のス
パッタリングを行なった。ホトエツチング法とプラズマ
エツチング法によシダート電極の形状加工を行なりた後
、ＡｕＧｅ／Ａｕｉ蒸着し、リフトオフによシソ−スミ
極１４、ドレイン電極工５とする。このようにケ９−ト
電極のショットキー障壁が０．８Ｖと高く、シート抵抗
が４２μΩ−ｍと低いＭＥｓＦＥＴで、Ｎ −ｏｆｆ特
性の動作マージンが大きく、遅延速度も１５ ｐｓと高
速の素子が得られた。
以上実施例’！ｉ−６げて本発明を具体的に説明したが
、本発明のＷ ＋ ’Ｔａ ＊ ＳｔＯ比はｗｓｉｏ、
６＋Ｔａ０．２０ＷＯ，７Ｏ８１０，１０に限らすＴ
ａ ＸＷｙｓ ｒ １− ｘ −ｙ （０≦Ｘ≦１゜０
≦ｙ≦１）のすべての組成で可能である。
、本発明のＷ ＋ ’Ｔａ ＊ ＳｔＯ比はｗｓｉｏ、
６＋Ｔａ０．２０ＷＯ，７Ｏ８１０，１０に限らすＴ
ａ ＸＷｙｓ ｒ １− ｘ −ｙ （０≦Ｘ≦１゜０
≦ｙ≦１）のすべての組成で可能である。
（発明の効果）
以上述べたようにゲート電極としてＴａ ＋ Ｗ ＋Ｓ
ｔの組み合わせよりなる２層構造を採用することにより
、動作マージンが大きく、高速なＭＥＳＦＥＴが得られ
た。
ｔの組み合わせよりなる２層構造を採用することにより
、動作マージンが大きく、高速なＭＥＳＦＥＴが得られ
た。
図は本発明の一実施例であるＧａＡｓＭＥＳＦＥＴを示
す断面図である。 １Ｏ・・・半絶縁性ＧａＡｇ基板、１１・・・活性層
ｎ−ＧａＡｓ １２ ＝−ＷＳｉ 、１３−−− Ｔａ
、２ｏＷ、７ｏＳｉ、１（、ｓｏ、６ エ４・・・ソース電極、１５・・・ドレイン電極。
す断面図である。 １Ｏ・・・半絶縁性ＧａＡｇ基板、１１・・・活性層
ｎ−ＧａＡｓ １２ ＝−ＷＳｉ 、１３−−− Ｔａ
、２ｏＷ、７ｏＳｉ、１（、ｓｏ、６ エ４・・・ソース電極、１５・・・ドレイン電極。
Claims (1)
- 活性層がＧａＡｓからなシ、ダート電極がＴ ａ ＸＷ
ｙＳ ｉ 、−ｘ−ｙ（０＜：ｘ＜：１，０くｙ＜：１
）よシなる第一の合金層と、前記第一の合金層と異な
る組成のＴａｖＷ２Ｓ ｉ 、 −ｖ−ｚ（０くｖく１
，０くｚく１）よシなる第二の合金層との二層構造を有
することを特徴とするショットキーバリアゲート型電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239901A JPS60132375A (ja) | 1983-12-21 | 1983-12-21 | シヨツトキ−バリアゲ−ト型電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239901A JPS60132375A (ja) | 1983-12-21 | 1983-12-21 | シヨツトキ−バリアゲ−ト型電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132375A true JPS60132375A (ja) | 1985-07-15 |
Family
ID=17051537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58239901A Pending JPS60132375A (ja) | 1983-12-21 | 1983-12-21 | シヨツトキ−バリアゲ−ト型電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132375A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271281A (ja) * | 1985-09-24 | 1987-04-01 | Nec Corp | 化合物半導体装置 |
| JPS62131452U (ja) * | 1986-02-13 | 1987-08-19 | ||
| US4923823A (en) * | 1987-09-30 | 1990-05-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a self aligned semiconductor device |
| US5631479A (en) * | 1995-04-26 | 1997-05-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with laminated refractory metal schottky barrier gate electrode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
-
1983
- 1983-12-21 JP JP58239901A patent/JPS60132375A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271281A (ja) * | 1985-09-24 | 1987-04-01 | Nec Corp | 化合物半導体装置 |
| JPS62131452U (ja) * | 1986-02-13 | 1987-08-19 | ||
| US4923823A (en) * | 1987-09-30 | 1990-05-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a self aligned semiconductor device |
| US5631479A (en) * | 1995-04-26 | 1997-05-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with laminated refractory metal schottky barrier gate electrode |
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