JPS60134310A

JPS60134310A - モータ制御装置

Info

Publication number: JPS60134310A
Application number: JP58242519A
Authority: JP
Inventors: Yasunori Kobori; 康功小堀; Chikayuki Okamoto; 周幸岡本; Isao Fukushima; 福島　勇夫; Masataka Sekiya; 関谷　正尊; Hideo Nishijima; 英男西島; Kenji Kano; 加納　賢二; Tetsuo Sakae; 坂江　鉄男
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-22
Filing date: 1983-12-22
Publication date: 1985-07-17
Also published as: EP0146906B1; US4543516A; DE3484234D1; ATE61490T1; EP0146906A2; EP0146906A3; JPH05957B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔利用分野〕本発明は一定速度で運動すべき対象物に速度制御を施し
、その速度オフセットを自動補正する装置に係り、特に
速度制御に加えて、さらに位相制御を施す必要のある対
象物の制御に好適な定常速度誤差補正装置に関する。

〔背　景〕

従来の定常速度誤差補正装置１１特願昭５８＝２１０９
７３に詳細に記載されているように、対象物に速度制御
のみを施し、その定常速度誤差を自動補正するものであ
った。その−例の概略を第１図を用いて説明する。

図において、１は周波数−電圧変換器、２は周波数発電
機、３はパ／Ｉ−ヌ発生器、４はプリセット回路、５は
検出カウンタ、６はランチ回路、７はＤ／Ａ変換器であ
る。また、８は駆動増幅器、９はモータである。さらに
、１１は定常速度検出回路、１２は検出カウンタ、１３
はラッチ回路、１４は比較器、１５はローパスフィルタ
（ＬＰＦ）、１６はアップダウンカウンタ、１７は基準
信号源である。

次に、この従来例の動作を説明する。モータ９の回転に
伴い、周波数発電機２よりＦＧ信号ｆが発生する。この
ＦＧ信号ｆは増幅された後、パルス発生器３に印加され
る。このパルス発生器３は、ＦＧ信号ｆの入力により、
ラッチパルスＬとプリセットパルｘＰｔ−順次出力し、
前者を検出カウンタ５と１２に供給し、後者をラッチ回
路６と１３に供給する。

ラッチパルスＬの発生によシ、検出力つ／り５と１２の
ビット情報は、それぞれラッチ回路６と１３に保持され
る。そして、その直後に、検出カウンタ５は、プリセッ
ト回路４の定める所定値にプリセットされる。また、検
出カウンタ１２は、所定値、例えば０にプリセットされ
る。検出カウンタ５と１２は、プリセットパルスＰの解
除後、クロックパルス（図示せず）を計数し始める。

さて、検出カウンタ１２とラッチ回路１３は、上述の動
作により、ＦＧ信号ｆの周期計測を行なっている。ラッ
チ回路１３の出力は、次段の比較器１４で基準信号源１
７からの基準信号ｆ０と比較され、ＦＧ信号の速度誤差
成分Δｆが検出されるさらに次段のディジタルＬＰＦ１
５によって直流成分Δｆ。のみが抽出される。次段の７
ツプダウンカウンタ１６では、△ｆ０の符号が一定時間
変化しない状態になると、例えば＋Δｆ０の場合には、
ダウンカウント状態となり、−１となる。これによシプ
リセント回路４のプリセット値はプリセット値向から１
減算されてＮｏ−１となる。

引き続いて＋Δｆ０の状態が一定時間続くと、再びダウ
ンカウント状態となシ、アップダウンカウンタ１６の計
数値ｄ−２となる。

このようにダウンカウントが行なわれると、検出カウン
タ５は、プリセット値Ｎｏ−１、ＮＯ−２等からＦＧ信
号ｆの周期の測定を始めるため、ラッチ回路６にラッチ
される値は小さくなり、Ｄ／Ａ変換器７から出力される
信号のレベルも低くなる。

したがって、モータ９の回転速度は遅くなシ、ＦＧ信号
ｆの周期は長くなる。

以上の動作が繰シ返し行なわれると、遂にはΔｆ０の無
検出状態となｆｉ、ＦＧ信号ｆの周波数は基準信号ｆ０
と一致することになる。

ところが、この速度自己補正を常に施していると、制御
系が微少にゆれるため、安定な速度になるまで時間を要
していた。

さらに速度オフセットの検出感度を高めた状態で速度自
己補正を常に施し続けていると、常に加速補正や減速補
正が加わるために、速度制御系の安定化に時間を要する
。このため、所望目的は達成されるが、速い応答を必要
とする場合、必ずしも満足できるものでなく改善が必要
でああ。

また、速度制御に加えて位相制御を施す装置においては
、速度自己補正を最後まで施すことは必らずしも得策で
ない。つまり、速度自己補正がほぼ完了する時点で位相
制御系が施され始めると、位相制御出力によ多制御対象
物はゆすられ、その速度は一瞬ゆすられることになる。

この結果、速度自己補正機能が動作して速度制御系の基
準信号が擾乱を受け、位相同期に少しの時間を要するこ
とになる。

このため、上記の手段によシ所望の位相同期は達成され
るが、速い応答を必要とする場合、必ずしも満足できる
ものでなく改善が必要である。

さらに、前記位相制御期間中に位相制御系が位相同期状
態に引き込むと、速度自己補正にょ多制御されている基
準信号が擾乱を受けた状態で保持される。つまシ、位相
同期す８．る、と導度ずれは検出できなくなり、速度自
己補正線停止してし、まり。

この結果、速度制御の誤差出力電圧は正常な値からずれ
た電圧を出力する。

このため、位相制御系で娘、上記誤差電圧を打ち消す電
圧を出力して位相同期にるため、同期位相が正規状態か
らずれることになる。っま多位相、オフセットを生じる
ことになる。さらにダイナミックレンジが不均衡となシ
、わずかな外乱によっても位相同期はずれが生じゃすく
なるという欠点があった。　、〔目　的〕本発明の目的は、上記した従来技術の欠点をなくシ、最
適のタイミングで速度自己補正機能を停止させ、その後
位相制御を施し始めることｋよシ、不要な速度擾乱や速
度オフセットの生じ難い定常速度誤差、補正装置を提供
することにある。

〔概　要〕

本発明の特徴は、速度制御手段、周波数オフセット、を
検出してこれを自動補正する速度補正手段、制御周波数
と基準周波数を比較して、周波数差が予定値以内になり
たとき前記自動補正を停止させる手段、該自動補正機能
や停止と同時又はそれ以後に位相制御を施し始める手段
を具備した点にある０また、本発明の特徴は、前記の構成に加えて、前記位相
制御を施す手段の位相オフセットを検出する手段を具１
し、該手段によって検出された位相オフセット検出出力
を前記速度補正手段に印加するようにした点にある。

〔実施例〕

以下、本発明の一実施例を第２図により説明する１゜同図において、２１ｔ；ｔ、モータ（被制御体）、２２
杜周波数発電機、２３は速度制御回路、２４は速度補正
回路、２５は位相制御回路、２６は加算器、２７はモー
タ率動増幅器、２８は位相検出器、２９線基準信号入力
端、である。ここで速度制御回路２３は、パルス発生器
３０、Ｄ／Ａ変換手段３１、ラッチ回路３２、速度検出
カウンタ３３、プリセット回路３４、基準プリセット値
発生部３５で構成される。

同様に速度補正回路２４は、計測カウンタ３６、ラッチ
回路３７、スイッチ３８、誤差検出器３９、ディジタル
加算器４０で構成され、位相制御回路２５は、比較カウ
ンタ４１、ラッチ回路４２、Ｄ／Ａ変換器４３、スイッ
チ４４および位相ロック検出器４５で構成されている。

次に、本実施例の動作を説明する。まず速度制御回路２
３の動作を第３図を参照して説明する。

周波数発電機２２より得られた信号（以下ＦＧ傷信号呼
ぶ）により、パルス発生器３０から第３図（ｂ）（Ｃ）
のようなラッチ回路３２に入力する２ツチパルスＬと検
出カウンタ３３に入力するプリセットパルスＰＳが、順
次出力される。このため、検出カウンタ３３のカウンタ
情報Ｎｐは、ラッチパルスＬによりラッチ回路３２に取
シ込まれ、その直後に、検出カウンタ３３はパルスＰＳ
によシブリセットされる。そして、該パルスＰＳがなく
なると、検出カウンタ３３は入力されているクロック信
号（図示せず）を計数し始める。第３図（ｄ）はこの計
数値Ｎ、をアナログ台形波状に示したものである。

一方、速度補正回路２４では、上記速度制御回路２３と
全く同様にして、計測カウンタ３６のビット情報をラッ
チ回路３７に取り込みスイッチ（以下ＳＷと略記する）
３８を介して、誤差検出器３９に入力される。この誤差
検出器３９は、その中に正確なＦＧ周波数のデータを保
持しており、。

前記入力情報と正確なＦＧ周波数との誤差が検出され、
その出力はディジタル加算器４０に印加される。この加
算器Ａ０は基準プリセット値発生部３５０基準プリセツ
ト値と上記の誤差出力を加算し、プリセット回路３４へ
印加する。

したがって、５Ｗ３８が（ａ）側に接続されている期間
中は、モータ２１が定常速度に達するまで、上記の速度
補正回路２４が働き速度を補正し続ける。この期間中、
５Ｗ４４はオフ状態にある。

このときのモータ２１の速度の立上シのようすを第４図
により説明する。同図は横軸に時間を、縦軸にモータ２
１の速度が示されている。従来システムにおいて速度調
整のない状態でのモータの速度立ち上り状態には、同図
に点線で示された（、）〜（ｃ）のように少なぐとも３
通シある。

これらの各状態に、本実施例の速度補正を施すと、同図
Ａ−Ｃの実線のように変化する。ここでｆｏは定常速度
であり、速度補正の目標値でもある。

ま九同図のｆｃは速度補正を施す最低速度を表わしてい
る。

ここで、例えば°状Ｍ　（ａ）のモータに速度補正を施
すと、Ａの状態となる１、つま！ｌｆＣに達するまでは
補正なしと同様に立ち上り、ｆＣＫ達すると、まずモー
タはより加速される方向に自己補正される。

その後ｆ０を越えると速度補正は減速方向に動作するた
め、モータは急激に定常速度に落ち着く。

状態（ｂ）　、　（ｃ）のモータにおいても、同様に第
４図のＢ、Ｃのように変化して、定常速度ｆｏに達する
。１さて速度補正回路２４によりモータ２１が定常速度
ｆｏに達すると、誤差検出器３９により５Ｗ３８を（ｂ
）側に接続して速度自己補正をしゃ断するとともに、５
Ｗ４４をオン状態として、位相制御回路２５を動作させ
る。この結果位相制御が第５図のように施され、ついに
はモータ２１の回転は基準信号ＲＫＦに同期する。ここ
に、基準信号ＦｔＥＦは、基準信号入力端２９から印加
される。またＮＸは基準信号ＲＥＦの立ち下りを起点と
してクロック相検出器２８の出力信号である。

ここで５ｒａｓによシ速度自己補正を殺した理由として
は、位相制御回路２５が働くと、位相系から電圧外乱が
入力、モータ速度がわずかに変化することにより、速度
自己補正がずれることによる７゜以上の結果、位相同期が完了すると、５Ｗ３８は（ｃ）
ＩＩに接続され、誤差検出器３９は位相誤差を検出し始
める。これは速度オフセットのある状態から位相同期を
始めると、位相オフセットが生じることに着眼している
。

ＳＷ３８を（ｃ）側に接続した状態で動作を続けると、
位相オフセントが存在した場合には、これが無くなるま
で速度補正は続けられる。上記において、ｓｗａｓが（
ｃ）側に接続されるタイミングは、位相制御回路２５内
のラッチ回路４２の出力を入力とする位相ロック検出器
４５により、位相ロック値＊＊ｔ＋Ｉ’ｘｈスジ自動的
に切わ漁夕ちれ為−次に、前記したｓｗａｓを（ｂ）側
に接続し、これと同時に５Ｗ４４をオンにするタイミン
グの作シ方を説明する。

まず従来の方法としては、モータ２１の速度がある一定
以上の速度になると、８Ｗ４４を閉じる方法がある。つ
まシ第４図において、例えばモータ２１の速度がｆｃに
達すると位相制御を施すものである。この方法では位相
同期引き込み時間拡やや短縮されるが、速度オフセット
が完全に補正する以前に位相同期するため、大きな位相
オフセットが発生し易い。

そこで本発明でＬ次の２つの方法で行なっている１、ま
ず第１の方法は、定常速度ｆｏの上下にわずかな速度差
をもったし自い値速度ｆ＋、　ｆ−を設け、第６図のよ
りにモータ２１の速度が、このｆ−〜ｆ＋の範囲に入っ
ている時のみ位相制御を施す方法である。こ？方法で社
、位、相制御が連続して施される時には、速度制御系が
十分子ｏに近づ、いた状態にあシ、速度オフオフセットも少ない状態で位相同期する。この方法で杜
回路的には新しく２つのしきい値速度を必要とするが、
確実に速度補正系による速度補正の完了後に、位相制御
に移ることができる。

第７図に上記第１の方法による誤差検出器３９の一構成
例を示す。図において、４６は誤差検出用比較器である
。この誤差検出用比較器４６は、入力データをその中に
内蔵されている基準値と比較して誤差データを、ディジ
タル加算器４０に出力する◇また、咳誤差検出用比較器
４６は、そ−タ２１の速度の立ち上シ検出も行なってお
シ、モータ、の速度がｊｌＩ４図のｆｃに達したことを
検出して立ち上シ検出信号をディジモル加、算器４Ｏへ
出力する。ディジタル加算器４０は、該立ち上９検出器
号が入力してくると、誤差検出用比較器４６の出力であ
る誤−差データの取シ込みをＷ４！ｈする。した、かっ
て、讐差検出用比較器４６は、速度補正の開始信号発生
手段ち兼用している。

また、４７．４８はそれぞれ周波数弁別器であシ、前者
はモータ２１の速度が第６図のしきい値速度ｆ＋より小
さいときハイレベルの信号を出力し、後者はモータ２１
の速度がしきｎ’門’ｍ＃ｆ、、−。

よシ大きいときハイレベルの信号を出力する。したがっ
て、モータ２１の速度がｆ−〜ｆ＋の範囲に入っている
時のみ、５Ｗ４４はオンになシ、位相制御が施される。

また、この時、ｓｗａｓは（ｂ）側に接続される。

第２の方法は、第６図に示すように、モータ２１の速度
が定常速度ｆｏを交互に横切ることに着眼した方法であ
る。っまシモータ２１の速度が定常速度ｊｏを、例えば
上から下に（ｆ＋がらｆ−側に）横切った回数を計数し
、この計数値が所定値になるとその後に位相制御を施す
方法である。この方法でれ特別なしきい値速度が不要で
あり、かつｆ＋側か、ｆ−側かの判別は速度補正の補正
方向を監視していればよく、わずかなカウンタのみで構
成できる長所がある。

次に第８図に上記第２の方法による誤差検出器３９の構
成を示す。誤差検出器３９は、誤差検出用比較器４６、
符号発生器５０、位相制御系を施すタイミングを決定す
′るタイミング制御カウンタ５１で構成される。

次に第８図の回路の動作を説明すると、計測カウンタ３
６、ラッチ回路３７によシ計測されたデータ（ラッチ回
路３７の出力）は８Ｗ３Ｂを介して誤差検出用比較器４
６に入力される。この誤差検出用比較器−１４６は、前
述のように入力データを基準値（誤差検出用比較器４６
に内蔵）と比較して、誤差データを出力しディジタル加
算器４０に印加する。

このとき同時に誤差データの符号を、符号判別器５０で
判別する。つま９入力データが基準値より大か小かを判
別している。この符号判別器５０で発生した符号信号は
次段タイミング制御カウンタ５１０トリガ入力Ｔに印加
されており、例えば符号信号が十から−に変化する際（
第６図においてｆ＋側からｆ−側に変化する時）に、カ
ウントアツプされる。

前記符号判別器５０の一例を第９図に示す。また、第９
図の各部の信号の一例を第１０図に示す。

誤差検出用比較器４６から、前記誤差データが正のとき
、論理的に％１１Ｆの信号が符号判別器５０に送られ、
該誤差データが負の時、論理的にｓ６ｍの信号が符号判
別器５０に送られてくるものとする。例えば、第１０図
（ａ）に示されているような信号が、第９図の符号判別
器５０に送られてきてＶるとすると、信号ａはインバー
タ５０ａにより反転され、さらにコンデンサ５０ｂおよ
び抵抗５０ａからなる微分回路で微分される。このため
、該微分回路の出力すは、第１０図の（ｂ）に示されて
いるような波形になる。信号すは、一方の入力端子に％
１−のレベルの信号が入力されているＮＡＮＤ回路５０
ｄの他方の入力端子に入力する。したがって、該ＮＡＮ
Ｄ回路５０ｄの出力信号Ｃは第１０図（Ｃ）に示されて
いるような波形になる。

つｔシ、符号判別回路５Ｏは、前記誤差検出用比較器４
６によって検出された誤差データの符号が正から負に変
化する時のみ、パルスを出力する。

このパルスは、前述のように、タイミング制御用カウン
タ５１に送られる。

なお、前記誤差検出用比較器４６では、前述のように同
時に速度の立ち上り検出も行なっており、第４図のｆｃ
Ｋｉｌ！したことを検出し出力している。

この立ち上り検出信号は、上記タイミング制御カウンタ
５１のリセット端子Ｒに印加され、イニシャライズを行
なっている。また、この立ち上り検出信号は、同時Ｋｌ
ｉ差検出用比較器４６の出力を出すタイミングを制御し
て、速度補正の開始信号も兼用している。

さてここで、速度補正が施され、タイミング制御カウン
タ５１に入力される上記符号信号が％１１レベルと一０
〃レベルを繰り返す。これによりカウンタ５１がある所
定値Ｎを計数すると、５Ｗ４４を閉じるとともにＳＷ３
８を（、）側から（ｂ）側援接続する。上記計数値Ｎは
、一般に実験的に定められる。

以上のようにＳＷ４４が閉じて位相制御が施されると、
間もなくモータ２１の回転位相は基準信号ＲＥＦに位相
同期する。その後ｓｗａ　ｓを（ｃ）側に接続して誤差
検出器３９に位相比較データを印加し位相オフセットを
検出する。検出した位相オフセット量に応じてディジタ
ル的に速度制御系に補正を加えることによシ、位相オフ
セットを自動的に補正することができる。

第１１図により、前記した誤差検出用比較器４６をマイ
コンで作ったときの、その機能を説明する。

ステップ８１・・・モータ２１の速度゛ｆがｆＥ４図の
ｆｃより大きくなったか否かを判断し、イエスになると
、ステップ８２に進む。

ステップ８２．　Ｓ３−・・立ち上り検出信号を出力す
る。

そして、定常速度ｔｏとの差、すなわち誤差データｆｏ
−ｆを演算し、該誤差データがディジタル加算器４０に
取り込まれる。

ステップＳ４・・・誤差データｆｏ−ｆが正が否かの判
断をする。イエスであれば、ステップｓ５に進み、ノー
であればステップＳ６に進む。

ステップＳ５・・・論理信号％１１を出力する。

ステップＳ６・・・論理信号％Ｑｌを出方する。

ステップＳ７・・・８Ｗ３８が（ｂ）側に切シ換えられ
、かつＳＷ４４がオンになったが否かの検出をする。イ
エスであれば、ステップＳト、進み、ノーであれば、ス
テップＳ１へ戻る。

ステップＳ８・・・ｓｗａｓが（ｃ）側に切シ換えられ
たか否かの検出をする。イエスになると、ステツブＳト
、進む。

ステップＳ９・・・基準位相差０ｏと、入力してくる位
相差０との誤差データ０ｏ−０を演算する。この誤差デ
ータは、ディジタル加算器４０に取り込まれる。

ステップ８１０・・・モータ２１の駆動が停止したか否
かの判断が行なわれる。ノーであれば、ステップＳ１へ
戻り、イエスであれば、エンドとなる。

なお、上記誤差検出用比較器４６をマイコンで作った場
合の上記の機能は、−例を示したにとどまシ、種々の変
更が可能である。また、賦課差検出用比較器４６はハー
ドで作ることができること拡勿論である。さらに、第８
図では、ｓｗａｓの切り換えおよび８Ｗ４４のオン、オ
フを検出した信号を１差検出用比較器４６へ入力するラ
インは、図面の簡単化のために１省略されている。ｌ〔
効　果〕本発明によれば、速度オフセットの自己補正に続いて、
この速度補正をし中断して同時に位相制御を施し始める
ことによシ、位相制御の引き込み時間への速度補正の悪
影響を皆無にするとともに、さらに位相オフセットを検
出して、これによシディジタル的に速度制御系へ補正を
加えることにより、位相オフセットをよシ少なくするこ
とができる。このとき速度自己補正から位相制御を施す
に切シ換えるタイミングを、速度自己補正機能の信号を
用いて決定しているため、モータの立ち上り特性のばら
つきなどを全く受けない効果がある。

【図面の簡単な説明】

第１図は従来の定常速度誤差補正装置のブロック図、第
２図は本発明の一実施例を示すプ四ツク図、第３図、第
４図、第５図および第６図社、それぞれ第２図の動作を
説明するための波形図、第７図および第８図は、それぞ
れ第２図の誤差検出器の一具体例を示すプ四ツク図、第
９図は第８図の符号判別器の一具体例を示すｉ路図、第
１０図は第９図の主要部の信号の波形図１、第ｉ４図は
第８図の誤差検出用比較器の機能を示すフローチャート
である。２３・・・速度制御回路、２４・・・速度補正回路、２
５・・・位相制御回路、３８．４４・・・スイッチ、３
９・・・誤差検出器、４ｏ・・・ディジタル加算器代理
人弁理士　平　木　道　人２２図牙３図才４図才５図２６図５Ｗ３８より　４り錆ｉ追、２８図 λカ２９図２１０図（Ｃ）第１頁の続き［相］発明者西島　美男＠発明者加納　賢二＠発明者坂江　鉄男

Claims

【特許請求の範囲】

（１）速度制御手段、周波数オフセットを検出してこれ
を自動補正する一度補正手段、制御周波数と基準周波数
を比較して、周波数差が予定値以内になったとき前記目
動補正を停止させる手段、＝よび該自動補正機能の停止
と同時゛又はそれ以後に位相制御を施し始める手段を具
備し、制御対象の制衝周波数が自動的に基準周波数に近
すくようにしたことを特徴とする定常速度誤差補正装置
。
（２）前記基準周波数とわずかに異なる゛上下２つ゛の
しきい値周波数を設定し、前艷制−周波数が該２つのし
きい値周波数の間に達した時、前記自動補正機能を停止
させるようにしたことを特徴とする特許装置。
（３）前記制□御局波゛数と前記基準周波数とを周波数
比較する手段を有し、該比較手段の出力の変化を計数し
て、この計数値が所定値に達した時、前記自動補正機能
を停止させるｉうにした仁とを特徴とする前記特許請求
の範囲第１項記載の定常速度誤差補正装置。
（４）速度制御手段、周波数オフセットを検出してこれ
を自動補正する速度補正手段、制御周波数と基準局波数
を比較して、周波数差が予定１区以内になりたとき前記
自動補正を停止させる手段、該自動補正機能の停止と同
時又はそれ以後に位相制御を施し始める手段、および該
位相制御を施す手段の、位相オフセットを検出する手段
全具備し、該手段によりて検出された位相オフセット検
出出力を前記速度補正手段に印加するようＫしたことを
特徴とする足常連度ｗＡ殖補正装置。