JPS6013612B2 - プログラマブルカウンタ - Google Patents
プログラマブルカウンタInfo
- Publication number
- JPS6013612B2 JPS6013612B2 JP11382578A JP11382578A JPS6013612B2 JP S6013612 B2 JPS6013612 B2 JP S6013612B2 JP 11382578 A JP11382578 A JP 11382578A JP 11382578 A JP11382578 A JP 11382578A JP S6013612 B2 JPS6013612 B2 JP S6013612B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input
- output
- nand
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は動作伝播遅延時間が小さく、使用トランジスタ
素子数の少ない相補型ＭＯＳ構成によるプログラマプル
カウン外こ関するものである。
素子数の少ない相補型ＭＯＳ構成によるプログラマプル
カウン外こ関するものである。
周知のように、プログラマブルカウンタはあらかじめ任
意のカウント数を設定することが可能であり、所望周期
のタイミング信号発生器、その他として各分野で使用さ
れている。第１図はこの種の従来のプログラマブルカウ
ンタの１ビット分の回路構成例を示したもので、ＣＰは
クロツクパルス入力端子、ＬＯＡＤはプログラムデータ
を設定可能とする制御信号入力端子、Ｐｉはプログラム
データのｉビット入力端子、ＣＥＰはカウントの実行を
制御する制御信号入力端子、ＣＥＴはカウントの実行と
カウン夕出力を制御する制御信号入力端子であり、１１
はィンバータ、１２，１３はＡＮＤゲート、１４は排他
的ＮＯＲゲート、１５はＡＮＤゲート、１ ６はＯＲゲ
ート、１ ７はプログラマブルカウンタのｉビット目を
構成するＤ型フリツプフロツプである。第１図の動作は
、プログラムデータを設定するとき、ＬＯＡＤ端子をロ
ウにする。
意のカウント数を設定することが可能であり、所望周期
のタイミング信号発生器、その他として各分野で使用さ
れている。第１図はこの種の従来のプログラマブルカウ
ンタの１ビット分の回路構成例を示したもので、ＣＰは
クロツクパルス入力端子、ＬＯＡＤはプログラムデータ
を設定可能とする制御信号入力端子、Ｐｉはプログラム
データのｉビット入力端子、ＣＥＰはカウントの実行を
制御する制御信号入力端子、ＣＥＴはカウントの実行と
カウン夕出力を制御する制御信号入力端子であり、１１
はィンバータ、１２，１３はＡＮＤゲート、１４は排他
的ＮＯＲゲート、１５はＡＮＤゲート、１ ６はＯＲゲ
ート、１ ７はプログラマブルカウンタのｉビット目を
構成するＤ型フリツプフロツプである。第１図の動作は
、プログラムデータを設定するとき、ＬＯＡＤ端子をロ
ウにする。
この時、プログラムデータ入力端子Ｐｉがハイであると
、ＡＮＤゲート１２の出力はハイとなり、クロック端子
ＣＰのハイのタイミングでフリツプフロツプ１７の入力
はハイに設定され、データ入力端子Ｐｉがロウであると
、ＡＮＤゲート１２の出力はロウとなり、フリップフロ
ップ１７の入力はロウに設定される。この場合、ＡＮＤ
ゲート１５の動作は禁止状態にある。次に、ＬＯＡＤ端
子をハィ、同様にＣＥＰおよびＣＥＴ端子のいずれもハ
イにすると、ＡＮＤゲート１ ２の出力はロウとなり、
該ＡＮＤゲート１２の動作は禁止される。一方、このと
きＡＮＤゲート１３の出力はハイとなり、フリツプフロ
ップ１７のＱ出力がハィであると、排他的ＮＯＲゲート
１４の出力はロウで、ＡＮＤゲート１５の出力はロウと
なり、クロツク端子ＣＰのハイのタイミングでフリツプ
フロツプ１７のＤ入力（Ｑ出力）がロゥに反転する。又
、フリップフロップ１７のＱ出力がロウであると、排他
的ＮＯＲゲート１４の出力はハイで、ＡＮＤゲート１５
の出力はハイとなり、クロツク端子ＣＰのハイのタイミ
ングでフリツプフロツプ１７のＤ入力はハイに反転する
。以下、クロック端子ＣＰが／・ィになるごとにフリッ
プフロップ１７の状態は反転し、カウント動作が進行す
る。ところが、第１図の構成の場合、クロック様子ＣＰ
がハィとなってフリッブフロップ１７が駆動し、次の○
入力が確定するまでの伝播遅延時間は、フリップフロッ
プ１７の遅延、排他的ＮＯＲゲート１ ４の遅延、ＡＮ
Ｄゲート１５の遅延、ＯＲゲート１６の遅延の総和とな
る。
、ＡＮＤゲート１２の出力はハイとなり、クロック端子
ＣＰのハイのタイミングでフリツプフロツプ１７の入力
はハイに設定され、データ入力端子Ｐｉがロウであると
、ＡＮＤゲート１２の出力はロウとなり、フリップフロ
ップ１７の入力はロウに設定される。この場合、ＡＮＤ
ゲート１５の動作は禁止状態にある。次に、ＬＯＡＤ端
子をハィ、同様にＣＥＰおよびＣＥＴ端子のいずれもハ
イにすると、ＡＮＤゲート１ ２の出力はロウとなり、
該ＡＮＤゲート１２の動作は禁止される。一方、このと
きＡＮＤゲート１３の出力はハイとなり、フリツプフロ
ップ１７のＱ出力がハィであると、排他的ＮＯＲゲート
１４の出力はロウで、ＡＮＤゲート１５の出力はロウと
なり、クロツク端子ＣＰのハイのタイミングでフリツプ
フロツプ１７のＤ入力（Ｑ出力）がロゥに反転する。又
、フリップフロップ１７のＱ出力がロウであると、排他
的ＮＯＲゲート１４の出力はハイで、ＡＮＤゲート１５
の出力はハイとなり、クロツク端子ＣＰのハイのタイミ
ングでフリツプフロツプ１７のＤ入力はハイに反転する
。以下、クロック端子ＣＰが／・ィになるごとにフリッ
プフロップ１７の状態は反転し、カウント動作が進行す
る。ところが、第１図の構成の場合、クロック様子ＣＰ
がハィとなってフリッブフロップ１７が駆動し、次の○
入力が確定するまでの伝播遅延時間は、フリップフロッ
プ１７の遅延、排他的ＮＯＲゲート１ ４の遅延、ＡＮ
Ｄゲート１５の遅延、ＯＲゲート１６の遅延の総和とな
る。
一方、これらの回路を相補型ＭＯＳで実現するには、Ａ
ＮＤゲート１５は、ＯＲゲート１６をそれぞれ（ＮＡＮ
Ｄ＋インバータ）、（ＮＯＲ＋ィンバ−夕）で構成する
必要がある。従って、第１図に示す従釆の相補型ＭＯＳ
構成によるプログラマブルカウンタにおいては、ＮＡＮ
Ｄゲート、ＮＯＲゲート以外に、更にィンバ−夕の数だ
けの遅延増加を伴なうクＣ点があった。更に、排他的Ｎ
ＯＲゲート１ ４をＮＡＮＤ、ＮＯＲ等の論理ゲートで
構成すると、伝播遅延時間としては３〜４ゲート分の遅
延を伴ない、又、ゲート数としては４〜５程度必要とす
る欠点があつた。本発明は上述の欠点を解決するため、
第１図のＡＮＤゲート１５、ＯＲゲート１６及び排他的
ＮＯＲゲート１６などをＮＡＮＤゲート、トランスミツ
ションゲートで構成するようにしたもので、以下、実施
例にもとづいて本発明を詳細に説明する。
ＮＤゲート１５は、ＯＲゲート１６をそれぞれ（ＮＡＮ
Ｄ＋インバータ）、（ＮＯＲ＋ィンバ−夕）で構成する
必要がある。従って、第１図に示す従釆の相補型ＭＯＳ
構成によるプログラマブルカウンタにおいては、ＮＡＮ
Ｄゲート、ＮＯＲゲート以外に、更にィンバ−夕の数だ
けの遅延増加を伴なうクＣ点があった。更に、排他的Ｎ
ＯＲゲート１ ４をＮＡＮＤ、ＮＯＲ等の論理ゲートで
構成すると、伝播遅延時間としては３〜４ゲート分の遅
延を伴ない、又、ゲート数としては４〜５程度必要とす
る欠点があつた。本発明は上述の欠点を解決するため、
第１図のＡＮＤゲート１５、ＯＲゲート１６及び排他的
ＮＯＲゲート１６などをＮＡＮＤゲート、トランスミツ
ションゲートで構成するようにしたもので、以下、実施
例にもとづいて本発明を詳細に説明する。
第２図は本発明の一実施例であって、相補型 ‐ＭＯＳ
構成によるプログラマブルカウンタの１ビット分の回路
構成を示したものである。図において、端子ＣＰ、ＬＯ
ＡＤ、Ｐ，、ＣＥＰ、ＣＥＴは第１図と同じである。２
１はＬＯＡＤ入力の否定をとるインバータ、２２はイン
バータ２１の出力とプログラムデータＰｉを入力とする
２入力ＮＡＮＤゲートである。
構成によるプログラマブルカウンタの１ビット分の回路
構成を示したものである。図において、端子ＣＰ、ＬＯ
ＡＤ、Ｐ，、ＣＥＰ、ＣＥＴは第１図と同じである。２
１はＬＯＡＤ入力の否定をとるインバータ、２２はイン
バータ２１の出力とプログラムデータＰｉを入力とする
２入力ＮＡＮＤゲートである。
２３はＣＥＰとＣＥＴ信号を入力とする２入力ＮＡＮＤ
ゲ−ト、２４はＮＡＮＤゲート２３の出力の否定をとる
ィンバータである。
ゲ−ト、２４はＮＡＮＤゲート２３の出力の否定をとる
ィンバータである。
２５はｐチャンネルＭＯＳトランジスタ２６とｎチヤン
ネルＭＯＳトランジスタ２７とからなるトランスミッシ
ョンゲート、同様に２８はｎチャンネルＭＯＳトランジ
スタ２９とｐチヤンネルＭ○Ｓトランジスタ３０とから
なるトランスミッションゲートである。
ネルＭＯＳトランジスタ２７とからなるトランスミッシ
ョンゲート、同様に２８はｎチャンネルＭＯＳトランジ
スタ２９とｐチヤンネルＭ○Ｓトランジスタ３０とから
なるトランスミッションゲートである。
ＮＡＮＤゲート２３の出力はｐチャンネルＭＯＳトラン
ジスタ２６とｎチヤンネルＭＯＳトランジスタ２９のゲ
−ト入力となり、インバータ２４の出力はｎチャンネル
ＭＯＳトランジスタ２７とｐチャンネルＭＯＳトランジ
スタ３０のゲート入力となる。３１はしＯＡＤ信号とト
ランスミッション２５，２８の共通接続された出力を入
力とする２入力ＮＡＮＤゲート、３２はＮＡＮＤゲート
２２，３１の出力を入力とする２入力ＮＡＮＤゲートで
ある。
ジスタ２６とｎチヤンネルＭＯＳトランジスタ２９のゲ
−ト入力となり、インバータ２４の出力はｎチャンネル
ＭＯＳトランジスタ２７とｐチャンネルＭＯＳトランジ
スタ３０のゲート入力となる。３１はしＯＡＤ信号とト
ランスミッション２５，２８の共通接続された出力を入
力とする２入力ＮＡＮＤゲート、３２はＮＡＮＤゲート
２２，３１の出力を入力とする２入力ＮＡＮＤゲートで
ある。
３３はプログラマブルカウンタのｉビット目を構成する
Ｏ型フリツプフロップで、ＮＡＮＤゲート３２の出力が
該フリツプフロップの○入力となり、又、該フリツプフ
ロツプのＱ出力はトランスミッションゲート２５の入力
、Ｑ出力はトランスミッションゲート２８の入力となる
。
Ｏ型フリツプフロップで、ＮＡＮＤゲート３２の出力が
該フリツプフロップの○入力となり、又、該フリツプフ
ロツプのＱ出力はトランスミッションゲート２５の入力
、Ｑ出力はトランスミッションゲート２８の入力となる
。
今、ＬＯＡＤ端子をロワにすると、ＮＡＮＤゲート３１
の入力は禁止され、出力は／・ィとなる。
の入力は禁止され、出力は／・ィとなる。
この時、プログラムデータ入力端子Ｐｉがハイであると
、ＮＡＮＤゲート２２の出力は。ウ、ＮＡＮＤゲート３
２の出力はハイとなり、フリツプフロツプ３３のＤ入力
はハィに設定され、又、プログラムデータ入力端子Ｐｉ
がロウであると、ＮＡＮＤゲート２２の出力ハイは、Ｎ
ＡＮＤゲート３２の出力はロウで、Ｄ入力はロウに設定
される。次に、ＬＯＡＤ端子をハィにすると、ＮＡＮＤ
ゲート２２の入力が禁止され、出力はハイとなる。この
場合、ＣＥＰあるいはＣＥＴ端子のどちらか少なくとも
一方がロウ状態であると、ＮＡＮＤゲート２３の出力が
ハイ、インバータ２４の出力がロウでトランスミッショ
ンゲート２８がオン状態となり、クロツク端子ＣＰが／
・ィとなってもＮＡＮＤゲート３２の出力（Ｄ入力）は
フリップフロッブ３３のＱ出力の状態をとり、フリップ
フロップ３３は前の状態に保持される。ＣＥＰおよびＣ
ＥＴ端子がともにハィをとると、トランスミッションゲ
ート２５がオン状態となり、クロック端子ＣＰがハィに
なるごとにＮＡＮＤゲート３２の出力はフリツプフロツ
プ３３のＱ出力の状態をとってフリツプフロツプ３３は
反転し、カウントが進行する。このカウントが行なわれ
ている場合のフリツプフロップ３３の動作からそのＤ入
力が確定するまでの伝播遅延は、フリップフロップ３３
の遅延、トランスミッションゲート２５の遅延、ＮＡＮ
Ｄゲート３１，３２の遅延からなる。
、ＮＡＮＤゲート２２の出力は。ウ、ＮＡＮＤゲート３
２の出力はハイとなり、フリツプフロツプ３３のＤ入力
はハィに設定され、又、プログラムデータ入力端子Ｐｉ
がロウであると、ＮＡＮＤゲート２２の出力ハイは、Ｎ
ＡＮＤゲート３２の出力はロウで、Ｄ入力はロウに設定
される。次に、ＬＯＡＤ端子をハィにすると、ＮＡＮＤ
ゲート２２の入力が禁止され、出力はハイとなる。この
場合、ＣＥＰあるいはＣＥＴ端子のどちらか少なくとも
一方がロウ状態であると、ＮＡＮＤゲート２３の出力が
ハイ、インバータ２４の出力がロウでトランスミッショ
ンゲート２８がオン状態となり、クロツク端子ＣＰが／
・ィとなってもＮＡＮＤゲート３２の出力（Ｄ入力）は
フリップフロッブ３３のＱ出力の状態をとり、フリップ
フロップ３３は前の状態に保持される。ＣＥＰおよびＣ
ＥＴ端子がともにハィをとると、トランスミッションゲ
ート２５がオン状態となり、クロック端子ＣＰがハィに
なるごとにＮＡＮＤゲート３２の出力はフリツプフロツ
プ３３のＱ出力の状態をとってフリツプフロツプ３３は
反転し、カウントが進行する。このカウントが行なわれ
ている場合のフリツプフロップ３３の動作からそのＤ入
力が確定するまでの伝播遅延は、フリップフロップ３３
の遅延、トランスミッションゲート２５の遅延、ＮＡＮ
Ｄゲート３１，３２の遅延からなる。
こ）でトランスミッションゲート２５の遅延はほゞィン
バータ１段の遅延と同程度である。したがって、第２図
の回路の伝播遅延時間は従来の回路よりもおおよそィン
バータ２段およびゲート３〜４段分小さくなる。またゲ
ート数も約６ゲート（２入力ＮＡＮＤゲートを１ゲート
とする）と、従来よりも４〜５ゲート分少ない素子数で
回路を構成できる。第３図に第２図のタイミングチャー
トを示す。
バータ１段の遅延と同程度である。したがって、第２図
の回路の伝播遅延時間は従来の回路よりもおおよそィン
バータ２段およびゲート３〜４段分小さくなる。またゲ
ート数も約６ゲート（２入力ＮＡＮＤゲートを１ゲート
とする）と、従来よりも４〜５ゲート分少ない素子数で
回路を構成できる。第３図に第２図のタイミングチャー
トを示す。
凶の時間内ではＬＯＡＤ端子がロウ状態であり、プログ
ラムデータ入力端子Ｐｉが設定可能な状態にある。すな
わち、ＰｉのデータがＤ入力に設定される。次の‘Ｂー
の時間内はＣＥＰ、ＣＥＴ及びＬＯＡＤ端子がともに／
・ィの状態で、カウント動作が行われている状態である
。すなわち、クロック端子ＣＰがロゥから／・ィへ変化
する時、フリップフロップ３３のＱ，Ｑ出力は前の状態
から反転し、Ｄ入力はＱ状態となり、カウント動作が進
行する。次のに｝の時間内はＣＥＰあるいはＣＥＴ端子
の少なくともどちらかがｏウ状態となった場合で、カウ
ント動作を禁止する状態にある。すなわち、ＣＥＰとＣ
ＥＴの積の信号（ＣＥＰ・ＣＥＴ）がロウ状態になると
、Ｄ入力はＱ出力状態となり、以後、クロツク端子ＣＰ
の入力がいくつ入力されてもＱ，Ｑ出力は前の状態のま
まとなり、カウント動作は停止されている。ここで℃Ｅ
Ｐ・ＣＥＴ端子信号はカウントの実行を制御する信号で
あるが、ＣＥＴ端子の信号には後述する第４図に示した
ように、カウント出力を制御する機能も付加されている
。第２図の回路を適用した４ビットのプログラマビル・
バィナリ・カウン夕を第４図に示す。
ラムデータ入力端子Ｐｉが設定可能な状態にある。すな
わち、ＰｉのデータがＤ入力に設定される。次の‘Ｂー
の時間内はＣＥＰ、ＣＥＴ及びＬＯＡＤ端子がともに／
・ィの状態で、カウント動作が行われている状態である
。すなわち、クロック端子ＣＰがロゥから／・ィへ変化
する時、フリップフロップ３３のＱ，Ｑ出力は前の状態
から反転し、Ｄ入力はＱ状態となり、カウント動作が進
行する。次のに｝の時間内はＣＥＰあるいはＣＥＴ端子
の少なくともどちらかがｏウ状態となった場合で、カウ
ント動作を禁止する状態にある。すなわち、ＣＥＰとＣ
ＥＴの積の信号（ＣＥＰ・ＣＥＴ）がロウ状態になると
、Ｄ入力はＱ出力状態となり、以後、クロツク端子ＣＰ
の入力がいくつ入力されてもＱ，Ｑ出力は前の状態のま
まとなり、カウント動作は停止されている。ここで℃Ｅ
Ｐ・ＣＥＴ端子信号はカウントの実行を制御する信号で
あるが、ＣＥＴ端子の信号には後述する第４図に示した
ように、カウント出力を制御する機能も付加されている
。第２図の回路を適用した４ビットのプログラマビル・
バィナリ・カウン夕を第４図に示す。
動作は第２図と同じてあり、ＬＯＡＤ端子をロウにする
ことにより、端子Ｐｏ〜Ｐ３のプログラムデータがＤ型
フリツプフロップ３３。〜３３３に設定される。このフ
リツプフロツプ３３。〜３３３はバイナリ・カウンタを
礎成しており、ＬＯＡＤ端子をハイ、又、ＣＥＰおよび
ＣＥＴ端子のいずれもハイにすることにより、クロツク
ＣＰがハイになるごとにバィナリ・カウント動作を行い
、その値が出力端子Ｑ〜Ｑ３に現われる。なお、ＲＣは
リップル・キヤリー出力端子で、Ｑｏ〜Ｑ３がすべてハ
イのときハイとなる。以上説明したように、本発明によ
れば、プログラマブルカウンタの各ビット構成の回路素
子数を大幅に削減でき、更に伝播遅延時間を４・さくで
きるので、カウント数の大きい相補型ＭＯＳ構成による
プログラマブルカウンタ、高速動作を必要とする相補型
ＭＯＳ構成によるプログラマブルカウンタに有効である
。
ことにより、端子Ｐｏ〜Ｐ３のプログラムデータがＤ型
フリツプフロップ３３。〜３３３に設定される。このフ
リツプフロツプ３３。〜３３３はバイナリ・カウンタを
礎成しており、ＬＯＡＤ端子をハイ、又、ＣＥＰおよび
ＣＥＴ端子のいずれもハイにすることにより、クロツク
ＣＰがハイになるごとにバィナリ・カウント動作を行い
、その値が出力端子Ｑ〜Ｑ３に現われる。なお、ＲＣは
リップル・キヤリー出力端子で、Ｑｏ〜Ｑ３がすべてハ
イのときハイとなる。以上説明したように、本発明によ
れば、プログラマブルカウンタの各ビット構成の回路素
子数を大幅に削減でき、更に伝播遅延時間を４・さくで
きるので、カウント数の大きい相補型ＭＯＳ構成による
プログラマブルカウンタ、高速動作を必要とする相補型
ＭＯＳ構成によるプログラマブルカウンタに有効である
。
第１図は従来の相補型ＭＯＳ機成によるプログラマブル
カゥンタの１ビット分の回路構成例を示す図、第２図は
本発明の一実施例である相補型ＭＯＳ構成によるプログ
ラマブルカウンタの１ビット分の回路構成を示す図、第
３図は第２図の動作を説明するためのタイミング図、第
４図は第２図の回路を適用したプログラマプル・４ビッ
ト・バイナリ・カウンタを示す図である。 ２１，２４……インバータ、２２，２３，３１，３２・
・・・・・２入力ＮＡＮＤゲート、２５，２８・・・…
トランスミツシ，ョンゲート、３３……Ｏ型フリツブフ
ロツプ。 第１図 第２図 第３図 第４図
カゥンタの１ビット分の回路構成例を示す図、第２図は
本発明の一実施例である相補型ＭＯＳ構成によるプログ
ラマブルカウンタの１ビット分の回路構成を示す図、第
３図は第２図の動作を説明するためのタイミング図、第
４図は第２図の回路を適用したプログラマプル・４ビッ
ト・バイナリ・カウンタを示す図である。 ２１，２４……インバータ、２２，２３，３１，３２・
・・・・・２入力ＮＡＮＤゲート、２５，２８・・・…
トランスミツシ，ョンゲート、３３……Ｏ型フリツブフ
ロツプ。 第１図 第２図 第３図 第４図
Claims (1)
- １ あらかじめプログラムデータを設定することが可能
なプログラマブルカウンタにおいて、クロツクパルスを
トリガ入力とするＤ型フリツプフロツプと、前記プログ
ラムデータと該プログラムデータを設定可能とする信号
（ＬＯＡＤ信号）の否定出力とを入力とする第１ＮＡＮ
Ｄゲートと、相補型ＭＯＳトランジスタよりなり、その
ｐチヤンネルＭＯＳトランジスタのゲート入力として、
カウントの実行を制御する信号（ＣＥＰ信号）とカウン
トの実行およびカウント出力を制御する信号（ＣＥＴ信
号）とのＮＡＮＤ出力が印加され、ｎチヤンネルＭＯＳ
トランジスタのゲート入力として前記ＮＡＮＤ出力を否
定した信号が印加される第１トランスミツシヨンゲート
と、同じく相補型ＭＯＳトランジスタよりなり、そのｎ
チヤンネルＭＯＳトランジスタのゲート入力として前記
ＣＥＰ信号とＣＥＴ信号とのＮＡＮＤ出力が印加され、
ｐチヤンネルＭＯＳトランジスタのゲート入力として前
記ＮＡＮＤ出力を否定した信号が印加される第２トラン
スミツシヨンゲートと、前記ＬＯＡＤ信号と前記第１お
よび第２トランスミツシヨンゲートの出力とを入力とす
る第２ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートと前
記第２ＮＡＮＤゲートの出力を入力とする第３ＮＡＮＤ
ゲートとを具備し、前記第３ＮＡＮＤゲートの出力を前
記Ｄ型フリツプフロツプのＤ入力とし、該Ｄ型フリツプ
フロツプの■出力を前記第１トランスミツシヨンゲート
の入力とし、Ｑ出力を前記第２トランスミツシヨンゲー
トの入力とする回路を１ビツト分とし、該回路を所定の
ビツト数だけ有することを特徴とするプログラマブルカ
ウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11382578A JPS6013612B2 (ja) | 1978-09-16 | 1978-09-16 | プログラマブルカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11382578A JPS6013612B2 (ja) | 1978-09-16 | 1978-09-16 | プログラマブルカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5541018A JPS5541018A (en) | 1980-03-22 |
| JPS6013612B2 true JPS6013612B2 (ja) | 1985-04-08 |
Family
ID=14621981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11382578A Expired JPS6013612B2 (ja) | 1978-09-16 | 1978-09-16 | プログラマブルカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6013612B2 (ja) |
-
1978
- 1978-09-16 JP JP11382578A patent/JPS6013612B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5541018A (en) | 1980-03-22 |
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