JPS6014361A - メモリ監視方式 - Google Patents
メモリ監視方式Info
- Publication number
- JPS6014361A JPS6014361A JP58120313A JP12031383A JPS6014361A JP S6014361 A JPS6014361 A JP S6014361A JP 58120313 A JP58120313 A JP 58120313A JP 12031383 A JP12031383 A JP 12031383A JP S6014361 A JPS6014361 A JP S6014361A
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- Japan
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- temporary storage
- test signal
- time slot
- storage devices
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0409—Online test
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル信号のタイムスロット入れ替えを行
う一方式であるダブルバッファ方式のタイムスロット入
れ替え装置において、ダブルバッファとして用いる２個
の一時記憶装置の正常な書き込み、読み出し動作を監視
するメモリ監視方式に関する。
う一方式であるダブルバッファ方式のタイムスロット入
れ替え装置において、ダブルバッファとして用いる２個
の一時記憶装置の正常な書き込み、読み出し動作を監視
するメモリ監視方式に関する。
タイムスロット入れ替え装置とはタイムスロット順序の
時間的入れ替えを行う装置である。ダブルバッファ方式
のタイムスロット入れ替え装置は。
時間的入れ替えを行う装置である。ダブルバッファ方式
のタイムスロット入れ替え装置は。
主信号の書き込み及び読み出しを−繰り返し単位として
周期的に繰シ返す一時記憶装置（例えばＲＡＭ ）を２
個備え、一方の一時記憶装置が書き込みを行っている時
、他方の一時記憶装置が読み出しを行うようにして、前
記主信号のタイムスロットの入れ替えを行うようにした
ものである。
周期的に繰シ返す一時記憶装置（例えばＲＡＭ ）を２
個備え、一方の一時記憶装置が書き込みを行っている時
、他方の一時記憶装置が読み出しを行うようにして、前
記主信号のタイムスロットの入れ替えを行うようにした
ものである。
従来、上述の一時記憶装置の監視をする手段としてに２
・、Ｏｌ）ティ検査方式が広く用いられ、有効情報以外
に・Ωリティビットを１ピツト付加し書き込み側でマー
ク数の合計が奇数個か偶数個かになるように規則を定め
て、読み出し側のマーク数がその通りになってい乙かど
うかを調べることにより監視を行っている。
・、Ｏｌ）ティ検査方式が広く用いられ、有効情報以外
に・Ωリティビットを１ピツト付加し書き込み側でマー
ク数の合計が奇数個か偶数個かになるように規則を定め
て、読み出し側のマーク数がその通りになってい乙かど
うかを調べることにより監視を行っている。
しかし、この・９リティ検査方式では一時記憶装置に・
ヤリティピッＩ・用として余分に１ピツＩ・必要であり
、一時記憶装置の容量がその分余分に必要である。寸だ
、一時記憶装置の出力がマーク数が正しい状態で固定さ
れてし」った時に障害が検出できないという欠点があっ
た。
ヤリティピッＩ・用として余分に１ピツＩ・必要であり
、一時記憶装置の容量がその分余分に必要である。寸だ
、一時記憶装置の出力がマーク数が正しい状態で固定さ
れてし」った時に障害が検出できないという欠点があっ
た。
本発明の目的は、上記欠点を除去し、監視対象である一
時記憶装置の容量を監視用ピットのために増やす必要が
々く、一時記憶装置の出力が固定されるような障害に対
しても監視が可能なメモリ監視方式を提供することにあ
る。
時記憶装置の容量を監視用ピットのために増やす必要が
々く、一時記憶装置の出力が固定されるような障害に対
しても監視が可能なメモリ監視方式を提供することにあ
る。
本発明の別の目的は、」二記従来の欠点を除去するため
に、主信号の１σ周期の開始位ｉｔに監視用タイムスロ
ッＩ・を設けて、該監視用タイムスロ、１・を利用して
一時記憶装置の全アドレスについてテスト信月の問き込
み、読み出しを行い、タイムスロット入れ替え動作に支
障を−りえること々く一時記憶装置の正常動作゛２監視
するＪ：うにした方式を提供することにある。
に、主信号の１σ周期の開始位ｉｔに監視用タイムスロ
ッＩ・を設けて、該監視用タイムスロ、１・を利用して
一時記憶装置の全アドレスについてテスト信月の問き込
み、読み出しを行い、タイムスロット入れ替え動作に支
障を−りえること々く一時記憶装置の正常動作゛２監視
するＪ：うにした方式を提供することにある。
本発明によれば、主信号のＳき込み及び読み出しを−繰
り返し単位として周期的に繰り返す一時記憶装置を２個
備え、一方の一時記憶装置が書き込みを行っている時、
他方の一時記憶装置が読み出しを行うようにして、前記
主信号のタイムスロットの入れ替えを行うようにしたタ
イムスロット入れ替え装置における前記２個の一時記憶
装置を監視する方式において、テスト信号を発生するテ
スト信号発生回路と、該テスト信号と前記主信号とを受
けいずれか一方を出力する第１の選択回路と、前記２個
の一時記憶装置に対する前記テスト信号の書き込みアド
レス情報及び読み出しアドレス情報を発生するアドレス
カウンクと、前記２個の一時記憶装置に対する前記主信
号の書き込みアドレス情報と、前記２個の一時記憶装置
に対する前記主信号の読み出しアドレス情報と、前駅ア
ドレスカウンクよりの前記テスト信号の書き込みアドレ
ス情報及び読み出しアドレス情報とを受け。
り返し単位として周期的に繰り返す一時記憶装置を２個
備え、一方の一時記憶装置が書き込みを行っている時、
他方の一時記憶装置が読み出しを行うようにして、前記
主信号のタイムスロットの入れ替えを行うようにしたタ
イムスロット入れ替え装置における前記２個の一時記憶
装置を監視する方式において、テスト信号を発生するテ
スト信号発生回路と、該テスト信号と前記主信号とを受
けいずれか一方を出力する第１の選択回路と、前記２個
の一時記憶装置に対する前記テスト信号の書き込みアド
レス情報及び読み出しアドレス情報を発生するアドレス
カウンクと、前記２個の一時記憶装置に対する前記主信
号の書き込みアドレス情報と、前記２個の一時記憶装置
に対する前記主信号の読み出しアドレス情報と、前駅ア
ドレスカウンクよりの前記テスト信号の書き込みアドレ
ス情報及び読み出しアドレス情報とを受け。
いずれかを出力する第２の選択回路と、前記２個の一時
記憶装置から読み出された前記テスト信号の誤りを２元
のテスト信号に照合することによって、検出するテスト
信号照合回路とを備え、前記主信号の毎周期の開始位置
に監視用タイムスロットを設け、該監視用タイムスロッ
トにおいて前記（５） ２個の一時記憶装置に対する前記テスト信号の」き込み
及び読み出しを行うようにしたことを特徴とするメモリ
監視方式が得られる。
記憶装置から読み出された前記テスト信号の誤りを２元
のテスト信号に照合することによって、検出するテスト
信号照合回路とを備え、前記主信号の毎周期の開始位置
に監視用タイムスロットを設け、該監視用タイムスロッ
トにおいて前記（５） ２個の一時記憶装置に対する前記テスト信号の」き込み
及び読み出しを行うようにしたことを特徴とするメモリ
監視方式が得られる。
次に５図面を参照１７て本発明を説明する。
第１図を参照すると、従来のＡ ＩＪティチェック方式
により、ダブルバッファ方式の一時記憶装置を監視する
回路が示されている。第１図において。
により、ダブルバッファ方式の一時記憶装置を監視する
回路が示されている。第１図において。
１は一時記憶装置（ランタン・・アクセス・メモリ）。
２１及び２２は選択回路、３は読み出し書き込み制御回
路、４はノクリティ発生回路、５はｉ’ｅ ＩＪティ検
査回路である。またｌ ＤＩＮは主信号入力’ ＤＯＩ
ＩＴは主信号出力、 Ｗ、Ａ、は書き込みアドレス、
Ｒ，Ａ。
路、４はノクリティ発生回路、５はｉ’ｅ ＩＪティ検
査回路である。またｌ ＤＩＮは主信号入力’ ＤＯＩ
ＩＴは主信号出力、 Ｗ、Ａ、は書き込みアドレス、
Ｒ，Ａ。
は読み出しアドレス、ＩしＷｌ及びＲ／Ｗ ２は読み出
し書き込み制御回路３から発生される読み出し書き込み
制御信号である。
し書き込み制御回路３から発生される読み出し書き込み
制御信号である。
２個の一時記憶装置１はそれぞれ、主信号の書き込み及
び読み出しを−繰り返し単位として周期的に繰シ返すも
のであシ、一方の一時記憶装置１が書き込みを行ってい
る時、他方の一時記憶装置１が読み出しを行う」：うに
読み出し書き込み制御（６） 回路ニー３によって制御される。一時記憶装置１の各各
に利する書き込みアドレスＷ、Ａ、の順序に対して読み
Ｉ１１シアドレスＲ，Ａ、のＩｌ［′Ｊ□序を変えるこ
とによって主信′Ｊ−３のタイムスロットの入れ替えが
行われる。
び読み出しを−繰り返し単位として周期的に繰シ返すも
のであシ、一方の一時記憶装置１が書き込みを行ってい
る時、他方の一時記憶装置１が読み出しを行う」：うに
読み出し書き込み制御（６） 回路ニー３によって制御される。一時記憶装置１の各各
に利する書き込みアドレスＷ、Ａ、の順序に対して読み
Ｉ１１シアドレスＲ，Ａ、のＩｌ［′Ｊ□序を変えるこ
とによって主信′Ｊ−３のタイムスロットの入れ替えが
行われる。
第１図の回路においては、一時記憶装置１の監視をする
手段として・、Ｏリティ発生回路４及び・ξリティ検査
回路５を用いている。そして、主信号に・やりティ発生
回路４よりの・やりティビットを１ピットイ」加して一
時記憶装置１の書き込み側でマーク数の合甜が奇数個か
偶数個かになるように規則を定めて一時記憶装置１に情
報を書き込み、・ｅ ＋）ティ検査回路５によって一時
記憶装置１の読み出し側でのマーク数が上述の規則どお
りになっているかどうかを調べることにより一時記憶装
置１の監視を行っている。
手段として・、Ｏリティ発生回路４及び・ξリティ検査
回路５を用いている。そして、主信号に・やりティ発生
回路４よりの・やりティビットを１ピットイ」加して一
時記憶装置１の書き込み側でマーク数の合甜が奇数個か
偶数個かになるように規則を定めて一時記憶装置１に情
報を書き込み、・ｅ ＋）ティ検査回路５によって一時
記憶装置１の読み出し側でのマーク数が上述の規則どお
りになっているかどうかを調べることにより一時記憶装
置１の監視を行っている。
しかし、この監視方式では、既に述べたように。
−ｔｇ；記憶装置１にパリティビット用として余分に１
ビット必要であり、一時記憶装置１の容量がその分余分
に必要である。また、一時記憶装置１の出力がマーク数
が正しい状態で固定されてしまった時に障害が検出でき
々いという欠点がある。
ビット必要であり、一時記憶装置１の容量がその分余分
に必要である。また、一時記憶装置１の出力がマーク数
が正しい状態で固定されてしまった時に障害が検出でき
々いという欠点がある。
第２図を参照すると２本発明に従うダブルバッファ方式
の一時記憶装置を監視する回路が示されている。第２図
において、６はテスト信号を光生ずるテスＩ・信号発生
回路、２：３は該テスト信号と主信刊り、Ｎとを受けい
ずれか一方を出力する第１の選択回路、８は２個の一時
記憶装置１に対するテスト信号の書き込みアドレス情報
及び読み出しアドレス情報８１を発生するテスト信号用
アドレスカウンタである。また、２４は２個の一時記憶
装置１に対する主信号の書き込みアドレス情報Ｗ、Ａ、
と、２個の一時記憶装置１に対する上信閃の読み出しア
ドレス情報Ｒ，Ａ、と、２個の一時記憶装置１に対する
テスト信号の書き込みアドレス情報及び読み出しアドレ
ス情報とを受け、いずれかを出力する第２の選択回路で
ある。捷だ、７は一時記憶装置１から読み出されたテス
ト信号の誤りを。
の一時記憶装置を監視する回路が示されている。第２図
において、６はテスト信号を光生ずるテスＩ・信号発生
回路、２：３は該テスト信号と主信刊り、Ｎとを受けい
ずれか一方を出力する第１の選択回路、８は２個の一時
記憶装置１に対するテスト信号の書き込みアドレス情報
及び読み出しアドレス情報８１を発生するテスト信号用
アドレスカウンタである。また、２４は２個の一時記憶
装置１に対する主信号の書き込みアドレス情報Ｗ、Ａ、
と、２個の一時記憶装置１に対する上信閃の読み出しア
ドレス情報Ｒ，Ａ、と、２個の一時記憶装置１に対する
テスト信号の書き込みアドレス情報及び読み出しアドレ
ス情報とを受け、いずれかを出力する第２の選択回路で
ある。捷だ、７は一時記憶装置１から読み出されたテス
ト信号の誤りを。
元のテス！・信月に照合することによって、検出するテ
スト信号照合回路である。丑だ、２２は２個の一時記憶
装置１￥１から読み出された主信号出力を選択してり。
スト信号照合回路である。丑だ、２２は２個の一時記憶
装置１￥１から読み出された主信号出力を選択してり。
ＬＩＴに出力する第３の選択回路である。
第２図の回路の各部信号のタイムチャートを第３図に示
す。主信号入力ＤＩＮにおいて、１００は主信号の毎周
期の開始位置に設けられた監視用タイムスロットである
。！、た。読み出し書き込み制御信号丁しＷｌ及びＲＡ
ｙＪ２において、高レベルで示され、ている部分が読み
出しくＲ）モード、低レベルで示されている部分が書き
込み（イ）モードである。また、２個の一時記憶装置１
はＲＡ、Ｍ １とＲＡＭ ２として区別した。以下、第
２図の回路によるメモリ監視動作を、第３図をも参照し
て説明する。
す。主信号入力ＤＩＮにおいて、１００は主信号の毎周
期の開始位置に設けられた監視用タイムスロットである
。！、た。読み出し書き込み制御信号丁しＷｌ及びＲＡ
ｙＪ２において、高レベルで示され、ている部分が読み
出しくＲ）モード、低レベルで示されている部分が書き
込み（イ）モードである。また、２個の一時記憶装置１
はＲＡ、Ｍ １とＲＡＭ ２として区別した。以下、第
２図の回路によるメモリ監視動作を、第３図をも参照し
て説明する。
丑ず、タイムスロット入れ替えを行うべき主信号は第１
の選択回路２３によシテスト信号発生回路６で作られた
テスト信号と結合される。前記テスト信号はその後一時
記憶装置例えばＲＡＭ Ｉに書き適寸れるが、第３図に
示すように書き込みモード前の監視用タイムスロットの
位置でテスト用アドレスカウンタ８で作られたアドレス
位置に書き適寸れる。書き込捷れたテスト信号は第３図
に示す」：うに書き込まれた次のタイミングで同じテス
（９） ｌ・アドレスで読み出され、ノやターン照合回路７で正
しい読み」、きができたかどうか監視される。前記テス
トアドレスを一時記憶装置１内の全アドレスを網羅する
」：うに変化さぜれば一時記憶装置１内の全セルの試験
が可能である。丑だ必す書き込みモード前の監視用タイ
ムスロットの位置で読み書きをするので主信号のタイム
スロット入し替工動作に影響を及ぼすこともない。更に
同一セルに書き込むテスト・ぐターンを変化させる（例
えば１．０を交互に書き込む）ことによシ、一時記憶装
置の出力が固定されるよう々障害に対しても監視が可能
となる。
の選択回路２３によシテスト信号発生回路６で作られた
テスト信号と結合される。前記テスト信号はその後一時
記憶装置例えばＲＡＭ Ｉに書き適寸れるが、第３図に
示すように書き込みモード前の監視用タイムスロットの
位置でテスト用アドレスカウンタ８で作られたアドレス
位置に書き適寸れる。書き込捷れたテスト信号は第３図
に示す」：うに書き込まれた次のタイミングで同じテス
（９） ｌ・アドレスで読み出され、ノやターン照合回路７で正
しい読み」、きができたかどうか監視される。前記テス
トアドレスを一時記憶装置１内の全アドレスを網羅する
」：うに変化さぜれば一時記憶装置１内の全セルの試験
が可能である。丑だ必す書き込みモード前の監視用タイ
ムスロットの位置で読み書きをするので主信号のタイム
スロット入し替工動作に影響を及ぼすこともない。更に
同一セルに書き込むテスト・ぐターンを変化させる（例
えば１．０を交互に書き込む）ことによシ、一時記憶装
置の出力が固定されるよう々障害に対しても監視が可能
となる。
次に、主信号のタイｌ、スロット入れ替え動作を説明す
る。例えば、一時記憶装置ＲＡＭ ］の例えば００〜４
番に順番にＡ〜Ｄのデータを書き込む。
る。例えば、一時記憶装置ＲＡＭ ］の例えば００〜４
番に順番にＡ〜Ｄのデータを書き込む。
そして、読み出す時に２例えば４ 、］ 、３，０゜２
番地の順に読み出すと、Ｅ、Ｂ、Ｄ、Ａ、Ｃという１１
にデータがＲＡＭ １から読み出される。とれにより、
（Ａ 、Ｂ 、Ｃ、Ｄ、Ｅ）→（Ｅ、Ｂ、Ｄ。
番地の順に読み出すと、Ｅ、Ｂ、Ｄ、Ａ、Ｃという１１
にデータがＲＡＭ １から読み出される。とれにより、
（Ａ 、Ｂ 、Ｃ、Ｄ、Ｅ）→（Ｅ、Ｂ、Ｄ。
Ａ、Ｃ）というタイムスロットの時間的入れ替え（１０
） が実現している。ＲＡＭ １から読み出されたデータと
ＲＡ、Ｍ ２から読み出されたデータとは選択回路２２
にＪ：って出力り。ＩＪＴに出力される。
） が実現している。ＲＡＭ １から読み出されたデータと
ＲＡ、Ｍ ２から読み出されたデータとは選択回路２２
にＪ：って出力り。ＩＪＴに出力される。
以」二述べた様にこの発明はダブルバッファ方式にテス
ト信号の読み書きをすることにより、タイムスロット入
れ替え動作に支障を力えること々く一時記憶装填内の全
アドレスの正常Ａ読み書き動作を監視できる。更に本発
明は、監視対象である一時記憶装置の容量を監視用ビッ
トのために増やす必要が々く、一時記憶装置の出力が固
定されるような障害に対しても監視が可能である。
ト信号の読み書きをすることにより、タイムスロット入
れ替え動作に支障を力えること々く一時記憶装填内の全
アドレスの正常Ａ読み書き動作を監視できる。更に本発
明は、監視対象である一時記憶装置の容量を監視用ビッ
トのために増やす必要が々く、一時記憶装置の出力が固
定されるような障害に対しても監視が可能である。
第１図は従来の・、ＯＩＪティチェック方式によシ。
りゝプルバッフ了方式の一時記憶装置を監視する回路の
ブロック図、第２図は本発明に従うダブルバッファ方式
の一時記憶装置を監視する回路のブロック図、第３図は
第２図の回路における信号の流れを示すタイミング図で
ある。 １・・・一時記憶装置、２１〜２４・・・選択回路。 ３・・・読み出し届き込み制御回路、４・・すｏ ＩＪ
ティ発生回路、５・・・パリティ検査回路、６・・・テ
スＩ・信号発生回路、７・・テスＩ−（ｉ号照合回路、
８・・・テスト信号用アドレスカウンタ。
ブロック図、第２図は本発明に従うダブルバッファ方式
の一時記憶装置を監視する回路のブロック図、第３図は
第２図の回路における信号の流れを示すタイミング図で
ある。 １・・・一時記憶装置、２１〜２４・・・選択回路。 ３・・・読み出し届き込み制御回路、４・・すｏ ＩＪ
ティ発生回路、５・・・パリティ検査回路、６・・・テ
スＩ・信号発生回路、７・・テスＩ−（ｉ号照合回路、
８・・・テスト信号用アドレスカウンタ。
Claims (1)
- 【特許請求の範囲】 １、 主信号の１き込み及び読み出しを−繰り返し単位
として周期的に繰り返す一時記憶装置を２個備え、一方
の一時記憶装置が書き込みを行っている時、他方の一時
記憶装置が読み出しを行うようにして、前記主信号のタ
イムスロットの入れ替えを行うようにしたタイムスロッ
ト入れ替え装置における前記２個の一時記憶装置を監視
する方式において、テスト信号を発生ずるテスト信号発
生回路と、該テスト信号と前記主信号とを受けいずれか
一方を出力する第１の選択回路と、前記２個の一時記憶
装置に対する前記テスト信月の書き込みアドレス情報及
び読み出しアドレス情報を発生するアドレスカウンタと
、前記２個の一時記憶装置に対する前記主信号の書き込
みアドレス情報と。 前記２個の一時記憶装置に対する前記主信号の読み出し
アドレス情報と、前記アドレスカウンタ」ニジの前記テ
スト信号の書き込みアドレス情報及び読み出しアドレス
情報とを受け、いずれかを出力する第２の選択回路と、
前記２個の一時記憶装置から読み出された前記テスト信
号の誤シを２元のテスト信号に照合することによって、
検出するテスト信号照合回路とを備え、前記主信号の毎
周期の開始位置に監視用タイムスロットを設け、該監視
用タイムスロットにおいて前記２個の一時記憶装置に対
する前記テスト信月の書き込み及び読み出しを行うよう
にしたことを特徴とするメモリ監視方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120313A JPS6014361A (ja) | 1983-07-04 | 1983-07-04 | メモリ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120313A JPS6014361A (ja) | 1983-07-04 | 1983-07-04 | メモリ監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014361A true JPS6014361A (ja) | 1985-01-24 |
| JPH0241775B2 JPH0241775B2 (ja) | 1990-09-19 |
Family
ID=14783145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120313A Granted JPS6014361A (ja) | 1983-07-04 | 1983-07-04 | メモリ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02163852A (ja) * | 1988-12-16 | 1990-06-25 | Nec Corp | タイムスロット入替え装置におけるメモリ監視方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616999A (en) * | 1979-07-17 | 1981-02-18 | Oki Electric Ind Co Ltd | Memory monitoring and controlling system |
-
1983
- 1983-07-04 JP JP58120313A patent/JPS6014361A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616999A (en) * | 1979-07-17 | 1981-02-18 | Oki Electric Ind Co Ltd | Memory monitoring and controlling system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02163852A (ja) * | 1988-12-16 | 1990-06-25 | Nec Corp | タイムスロット入替え装置におけるメモリ監視方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241775B2 (ja) | 1990-09-19 |
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