JPH0241775B2 - - Google Patents
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- Publication number
- JPH0241775B2 JPH0241775B2 JP58120313A JP12031383A JPH0241775B2 JP H0241775 B2 JPH0241775 B2 JP H0241775B2 JP 58120313 A JP58120313 A JP 58120313A JP 12031383 A JP12031383 A JP 12031383A JP H0241775 B2 JPH0241775 B2 JP H0241775B2
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- JP
- Japan
- Prior art keywords
- temporary storage
- test signal
- storage device
- read
- storage devices
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0409—Online test
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル信号のタイムスロツト入れ
替えを一方式であるダブルバツフア方式のタイム
スロツト入れ替えにおいて、ダブルバツフアとし
て用いる２個の一時記憶装置の正常な書き込み、
読み出し動作を監視するメモリ監視方式に関す
る。
替えを一方式であるダブルバツフア方式のタイム
スロツト入れ替えにおいて、ダブルバツフアとし
て用いる２個の一時記憶装置の正常な書き込み、
読み出し動作を監視するメモリ監視方式に関す
る。
タイムスロツト入れ替え装置とはタイムスロツ
ト順序の時間的入れ替えを行う装置である。ダブ
ルバツフア方式のタイムスロツト入れ替え装置
は、主信号の書き込み及び読み出しを一繰り返し
単位として周期的に繰り返す一時記憶装置（例え
ばRAM）を２個備え、一方の一時記憶装置が書
き込みを行つている時、他方の一時記憶装置が読
み出しを行うようにして、前記主信号のタイムス
ロツトの入れ替えを行うようにしたものである。
ト順序の時間的入れ替えを行う装置である。ダブ
ルバツフア方式のタイムスロツト入れ替え装置
は、主信号の書き込み及び読み出しを一繰り返し
単位として周期的に繰り返す一時記憶装置（例え
ばRAM）を２個備え、一方の一時記憶装置が書
き込みを行つている時、他方の一時記憶装置が読
み出しを行うようにして、前記主信号のタイムス
ロツトの入れ替えを行うようにしたものである。
従来、上述の一時記憶装置の監視をする手段と
してはパリテイ検査方式が広く用いられ、有効情
報以外にパリテイビツトを１ビツト付加し書き込
み側でマーク数の合計が奇数個か偶数個かになる
ように規則を定めて、読み出し側のマーク数がそ
の通りなつているかどうかを調べることにより監
視を行つている。
してはパリテイ検査方式が広く用いられ、有効情
報以外にパリテイビツトを１ビツト付加し書き込
み側でマーク数の合計が奇数個か偶数個かになる
ように規則を定めて、読み出し側のマーク数がそ
の通りなつているかどうかを調べることにより監
視を行つている。
しかし、このパリテイ検査方式では一時記憶装
置にパリテイビツト用として余分に１ビツト必要
であり、一時記憶装置の容量がその分余分に必要
である。また、一時記憶装置の出力がマーク数が
正しい状態で固定されてしまつた時に障害が検出
できないという欠点があつた。
置にパリテイビツト用として余分に１ビツト必要
であり、一時記憶装置の容量がその分余分に必要
である。また、一時記憶装置の出力がマーク数が
正しい状態で固定されてしまつた時に障害が検出
できないという欠点があつた。
本発明の目的は、上記欠点を除去し、監視対象
である一時記憶装置の容量を監視用ビツトのため
に増やす必要がなく一時記憶装置の出力が固定さ
れるような障害に対しても監視が可能なメモリ監
視方式を提供することにある。
である一時記憶装置の容量を監視用ビツトのため
に増やす必要がなく一時記憶装置の出力が固定さ
れるような障害に対しても監視が可能なメモリ監
視方式を提供することにある。
本発明の別の目的は、上記従来の欠点を除去す
るために、主信号の毎周期の開始位置に監視用タ
イムスロツトを設けて、該監視用タイムスロツト
を利用して一時記憶装置の全アドレスについてテ
スト信号の書き込み、読み出しを行い、タイムス
ロツト入れ替え動作に支障を与えることなく一時
記憶装置の正常動作を監視するようにした方式を
提供することにある。
るために、主信号の毎周期の開始位置に監視用タ
イムスロツトを設けて、該監視用タイムスロツト
を利用して一時記憶装置の全アドレスについてテ
スト信号の書き込み、読み出しを行い、タイムス
ロツト入れ替え動作に支障を与えることなく一時
記憶装置の正常動作を監視するようにした方式を
提供することにある。
本発明によれば主信号の書き込み及び読み出し
を一繰り返し単位として周期的に繰り返す一時記
憶装置を２個備え、一方の一時記憶装置が書き込
みを行つている時、他方の一時記憶装置が読み出
しを行うようにして、前記主信号のタイムスロツ
トの入れ替えを行うようにしたタイムスロツト入
れ替え装置における前記２個の一時記憶装置を監
視する方式において、テスト信号を発生するテス
ト信号発生回路と、該テスト信号と前記主信号と
を受けいずれか一方を出力する第１の選択回路
と、前記２個の一時記憶装置に対する前記テスト
信号の書き込みアドレス情報及び読み出しアドレ
ス情報を発生するアドレスカウンタと、前記２個
の一時記憶装置に対する前記主信号の書き込みア
ドレス情報と、前記２個の一時記憶装置に対する
前記主信号の読み出しアドレス情報と、前記アド
レスカウンタよりの前記テスト信号の書き込みア
ドレス情報及び読み出しアドレス情報とを受け、
いずれかを出力する第２の選択回路と、前記２個
の一時記憶装置から読み出された前記テスト信号
の誤りを、元のテスト信号に照合することによつ
て、検出するテスト信号照合回路とを備え、前記
主信号の毎周期の開始位置に監視用タイムスロツ
トを設け、該監視用タイムスロツトにおいて前記
２個の一時記憶装置に対する前記テスト信号の書
き込み及び読み出しを行うようにしたことを特徴
とするメモリ監視方式が得られる。
を一繰り返し単位として周期的に繰り返す一時記
憶装置を２個備え、一方の一時記憶装置が書き込
みを行つている時、他方の一時記憶装置が読み出
しを行うようにして、前記主信号のタイムスロツ
トの入れ替えを行うようにしたタイムスロツト入
れ替え装置における前記２個の一時記憶装置を監
視する方式において、テスト信号を発生するテス
ト信号発生回路と、該テスト信号と前記主信号と
を受けいずれか一方を出力する第１の選択回路
と、前記２個の一時記憶装置に対する前記テスト
信号の書き込みアドレス情報及び読み出しアドレ
ス情報を発生するアドレスカウンタと、前記２個
の一時記憶装置に対する前記主信号の書き込みア
ドレス情報と、前記２個の一時記憶装置に対する
前記主信号の読み出しアドレス情報と、前記アド
レスカウンタよりの前記テスト信号の書き込みア
ドレス情報及び読み出しアドレス情報とを受け、
いずれかを出力する第２の選択回路と、前記２個
の一時記憶装置から読み出された前記テスト信号
の誤りを、元のテスト信号に照合することによつ
て、検出するテスト信号照合回路とを備え、前記
主信号の毎周期の開始位置に監視用タイムスロツ
トを設け、該監視用タイムスロツトにおいて前記
２個の一時記憶装置に対する前記テスト信号の書
き込み及び読み出しを行うようにしたことを特徴
とするメモリ監視方式が得られる。
次に、図面を参照して本発明を説明する。
第１図を参照すると従来のパリテイチエツク方
式により、ダブルバツフア方式の一時記憶装置を
監視する回路が示されている。第１図において、
１は一時記憶装置（ランダム・アクセス・メモ
リ）、２１及び２２は選択回路、３は読み出し書
き込み制御回路、４はパリテイ発生回路、５はパ
リテイ検査回路である。また、DINは主信号入力、
DOUTは主信号出力、W.A.は書き込みアドレス、
R.A.は読み出しアドレス、Ｒ／Ｗ１及びＲ／Ｗ
２は沌み出し書き込み制御回路３から発生される
読み出し書き込み制御信号である。
式により、ダブルバツフア方式の一時記憶装置を
監視する回路が示されている。第１図において、
１は一時記憶装置（ランダム・アクセス・メモ
リ）、２１及び２２は選択回路、３は読み出し書
き込み制御回路、４はパリテイ発生回路、５はパ
リテイ検査回路である。また、DINは主信号入力、
DOUTは主信号出力、W.A.は書き込みアドレス、
R.A.は読み出しアドレス、Ｒ／Ｗ１及びＲ／Ｗ
２は沌み出し書き込み制御回路３から発生される
読み出し書き込み制御信号である。
２個の一時記憶装置１はそれぞれ、主信号の書
き込み及び読み出しを一繰り返し単位として周期
的に繰り返すものであり、一方の一時記憶装置１
が書き込みを行つている時、他方の一時記憶装置
１が読み出しを行うように読み出し書き込み制御
回路３によつて制御される。一時記憶装置１の
各々に対する書き込みアドレスW.Aの順序に対
して読み出しアドレスR.Aの順序を変えることに
よつて主信号のタイムスロツトの入れ替えが行わ
れる。
き込み及び読み出しを一繰り返し単位として周期
的に繰り返すものであり、一方の一時記憶装置１
が書き込みを行つている時、他方の一時記憶装置
１が読み出しを行うように読み出し書き込み制御
回路３によつて制御される。一時記憶装置１の
各々に対する書き込みアドレスW.Aの順序に対
して読み出しアドレスR.Aの順序を変えることに
よつて主信号のタイムスロツトの入れ替えが行わ
れる。
第１図の回路においては、一時記憶装置１の監
視をする手段としてパリテイ発生回路４及びパリ
テイ検査回路５を用いている。そして、主信号に
パリテイ発生回路４よりのパリテイビツトを１ビ
ツト付加して一時記憶装置１の書き込み側でマー
ク数の合計が奇数個か偶数個かになるように規則
を定めて一時記憶装置１に情報を書き込み、パリ
テイ検査回路５によつて一時記憶装置１の読み出
し側でのマーク数が上述の規則どおりになつてい
るかどうかを調べることにより一時記憶装置１の
監視を行つている。
視をする手段としてパリテイ発生回路４及びパリ
テイ検査回路５を用いている。そして、主信号に
パリテイ発生回路４よりのパリテイビツトを１ビ
ツト付加して一時記憶装置１の書き込み側でマー
ク数の合計が奇数個か偶数個かになるように規則
を定めて一時記憶装置１に情報を書き込み、パリ
テイ検査回路５によつて一時記憶装置１の読み出
し側でのマーク数が上述の規則どおりになつてい
るかどうかを調べることにより一時記憶装置１の
監視を行つている。
しかし、この監視方式では、既に述べたよう
に、一時記憶装置１にパリテイビツト用として余
分に１ビツト必要であり、一時記憶装置１の容量
がその分余分に必要である。また、一時記憶装置
１の出力がマーク数が正しい状態で固定されてし
まつた時に障害が検出できないという欠点があ
る。
に、一時記憶装置１にパリテイビツト用として余
分に１ビツト必要であり、一時記憶装置１の容量
がその分余分に必要である。また、一時記憶装置
１の出力がマーク数が正しい状態で固定されてし
まつた時に障害が検出できないという欠点があ
る。
第２図を参照すると、本発明に従うダブルバツ
フア方式の一時記憶装置を監視する回路が示され
ている。第２図において、６はテスト信号を発生
するテスト信号発生回路、２３は該テスト信号と
主信号DINとを受けいずれか一方を出力する第１
の選択回路、８は２個の一時記憶装置１に対する
テスト信号の書き込みアドレス情報及び読み出し
アドレス情報８１を発生するテスト信号用アドレ
スカウンタである。また、２４は２個の一時記憶
装置１に対する主信号の書き込みアドレス情報
W.Aと、２個の一時記憶装置１に対する主信号
の読み出しアドレス情報R.A.と、２個の一時記
憶装置１に対するテスト信号の書き込みアドレス
情報及び読み出しアドレス情報とを受け、いずれ
かを出力する第２の選択回路である。また、７は
一時記憶装置１から読み出されたテスト信号の誤
りを、元のテスト信号に照合することによつて、
検出するテスト信号照合回路である。また、２２
は２個の一時記憶装置１から読み出された主信号
出力を選択してDOUTに出力する第３の選択回路で
ある。
フア方式の一時記憶装置を監視する回路が示され
ている。第２図において、６はテスト信号を発生
するテスト信号発生回路、２３は該テスト信号と
主信号DINとを受けいずれか一方を出力する第１
の選択回路、８は２個の一時記憶装置１に対する
テスト信号の書き込みアドレス情報及び読み出し
アドレス情報８１を発生するテスト信号用アドレ
スカウンタである。また、２４は２個の一時記憶
装置１に対する主信号の書き込みアドレス情報
W.Aと、２個の一時記憶装置１に対する主信号
の読み出しアドレス情報R.A.と、２個の一時記
憶装置１に対するテスト信号の書き込みアドレス
情報及び読み出しアドレス情報とを受け、いずれ
かを出力する第２の選択回路である。また、７は
一時記憶装置１から読み出されたテスト信号の誤
りを、元のテスト信号に照合することによつて、
検出するテスト信号照合回路である。また、２２
は２個の一時記憶装置１から読み出された主信号
出力を選択してDOUTに出力する第３の選択回路で
ある。
第２図の回路の各部信号のタイムチヤートを第
３図に示す。主信号入力DINにおいて、１００は
主信号の毎周期の開始位置に設けられた監視用タ
イムスロツトである。また、読み出し書き込み制
御信号Ｒ／Ｗ１及びＲ／Ｗ２において、高レベル
で示されている部分が読み出しＲモード、低レベ
ルで示されている部分が書き込みＷモードであ
る。また、２個の一時記憶装置１はRAM１と
RAM２として区別した。以下、第２図の回路に
よるメモリ監視動作を、第３をも参照して説明す
る。
３図に示す。主信号入力DINにおいて、１００は
主信号の毎周期の開始位置に設けられた監視用タ
イムスロツトである。また、読み出し書き込み制
御信号Ｒ／Ｗ１及びＲ／Ｗ２において、高レベル
で示されている部分が読み出しＲモード、低レベ
ルで示されている部分が書き込みＷモードであ
る。また、２個の一時記憶装置１はRAM１と
RAM２として区別した。以下、第２図の回路に
よるメモリ監視動作を、第３をも参照して説明す
る。
まず、タイムスロツト入れ替えを行うべき主信
号は第１の選択回路２３によりテスト信号発生回
路６で作られたテスト信号と結合される。前記テ
スト信号はその後一時記憶装置例えばRAM１に
書き込まれるが、第３図に示すように書き込みモ
ード前の監視用タイムスロツトの位置でテスト用
アドレスカウンタ８で作られたアドレス位置に書
き込まれる。書き込まれたテスト信号は第３図に
示すように書き込まれた次のタイミングで同じテ
ストアドレスで読み出され、パターン照合回路７
で正しい読み書きができたかどうか監視される。
前記テストアドレスを一時記憶装置１内の全アド
レスを網羅するように変化させれば一時記憶装置
１内の全セルの試験が可能である。また必ず書き
込みモード前の監視用タイムスロツトの位置で読
み書きをするので主信号のタイムスロツト入れ替
え動作に影響を及ぼすこともない。更に同一セル
に書き込むテストパターンを変化させる（例えば
１、０を交互に書き込む）ことにより、一時記憶
装置の出力が固定されるような障害に対しても監
視が可能となる。
号は第１の選択回路２３によりテスト信号発生回
路６で作られたテスト信号と結合される。前記テ
スト信号はその後一時記憶装置例えばRAM１に
書き込まれるが、第３図に示すように書き込みモ
ード前の監視用タイムスロツトの位置でテスト用
アドレスカウンタ８で作られたアドレス位置に書
き込まれる。書き込まれたテスト信号は第３図に
示すように書き込まれた次のタイミングで同じテ
ストアドレスで読み出され、パターン照合回路７
で正しい読み書きができたかどうか監視される。
前記テストアドレスを一時記憶装置１内の全アド
レスを網羅するように変化させれば一時記憶装置
１内の全セルの試験が可能である。また必ず書き
込みモード前の監視用タイムスロツトの位置で読
み書きをするので主信号のタイムスロツト入れ替
え動作に影響を及ぼすこともない。更に同一セル
に書き込むテストパターンを変化させる（例えば
１、０を交互に書き込む）ことにより、一時記憶
装置の出力が固定されるような障害に対しても監
視が可能となる。
次に、主信号のタイムスロツト入れ替え動作を
説明する。例えば一時記憶装置RAM１の例えば
０〜４番地に順番にＡ〜Ｄのデータを書き込む。
そして読み出す時に、例えば４、１、３、０、２
番地の順に読み出すと、Ｅ、Ｂ、Ｄ、Ａ、Ｃとい
う順にデータがRAM１から読み出される。これ
により、（Ａ、Ｂ、Ｃ、Ｄ、Ｅ）→（Ｅ、Ｂ、Ｄ、
Ａ、Ｃ）というタイムスロツトの時間的入れ替え
が実現している。RAM１から読み出されたデー
タとRAM２から読み出されたデータとは選択回
路２２によつて出力DOUTに出力される。
説明する。例えば一時記憶装置RAM１の例えば
０〜４番地に順番にＡ〜Ｄのデータを書き込む。
そして読み出す時に、例えば４、１、３、０、２
番地の順に読み出すと、Ｅ、Ｂ、Ｄ、Ａ、Ｃとい
う順にデータがRAM１から読み出される。これ
により、（Ａ、Ｂ、Ｃ、Ｄ、Ｅ）→（Ｅ、Ｂ、Ｄ、
Ａ、Ｃ）というタイムスロツトの時間的入れ替え
が実現している。RAM１から読み出されたデー
タとRAM２から読み出されたデータとは選択回
路２２によつて出力DOUTに出力される。
以上述べた様にこの発明はダブルバツフア方式
に用いている一時記憶装置を監視するに当つて、
書き込みモードの前の監視用タイムスロツトを用
いてテスト信号の読み書きをすることにより、タ
イムスロツト入れ替え動作に支障を与えることな
く一時記憶装置内の全アドレスの正常な読み書き
動作を監視できる。更に本発明は、監視対象であ
る一時記憶装置の容量を監視用ビツトのために増
やす必要がなく、一時記憶装置の出力が固定され
るような障害に対しても監視が可能である。
に用いている一時記憶装置を監視するに当つて、
書き込みモードの前の監視用タイムスロツトを用
いてテスト信号の読み書きをすることにより、タ
イムスロツト入れ替え動作に支障を与えることな
く一時記憶装置内の全アドレスの正常な読み書き
動作を監視できる。更に本発明は、監視対象であ
る一時記憶装置の容量を監視用ビツトのために増
やす必要がなく、一時記憶装置の出力が固定され
るような障害に対しても監視が可能である。
第１図は従来のパリテイチエツク方式により、
ダブルバツフア方式の一時記憶装置を監視する回
路のブロツク図、第２図は本発明に従うダブルバ
ツフア方式の一時記憶装置を監視する回路のブロ
ツク図、第３図は第２図の回路における信号の流
れを示すタイミング図である。 １……一時記憶装置、２１〜２４……選択回
路、３……読み出し書き込み制御回路、４……パ
リテイ発生回路、５……パリテイ検査回路、６…
…テスト信号発生回路、７……テスト信号照合回
路、８……テスト信号用アドレスカウンタ。
ダブルバツフア方式の一時記憶装置を監視する回
路のブロツク図、第２図は本発明に従うダブルバ
ツフア方式の一時記憶装置を監視する回路のブロ
ツク図、第３図は第２図の回路における信号の流
れを示すタイミング図である。 １……一時記憶装置、２１〜２４……選択回
路、３……読み出し書き込み制御回路、４……パ
リテイ発生回路、５……パリテイ検査回路、６…
…テスト信号発生回路、７……テスト信号照合回
路、８……テスト信号用アドレスカウンタ。
Claims (1)
- １ 主信号の書き込み及び読み出しを一繰り返し
単位として周期的に繰り返す一時記憶装置を２個
備え、一方の一時記憶装置が書き込みを行つてい
る時、他方の一時記憶装置が読み出しを行うよう
にして、前記主信号のタイムスロツトの入れ替え
を行うようにしたタイムスロツト入れ替え装置に
おける前記２個の一時記憶装置を監視する方式に
おいて、テスト信号を発生するテスト信号発生回
路と、該テスト信号と前記主信号とを受けいずれ
か一方を出力する第１の選択回路と、前記２個の
一時記憶装置に対する前記テスト信号の書き込み
アドレス情報及び読み出しアドレス情報を発生す
るアドレスカウンタと、前記２個の一時記憶装置
に対する前記主信号の書き込みアドレス情報と、
前記２個の一時記憶装置に対する前記主信号の読
み出しアドレス情報と、前記アドレスカウンタよ
りの前記テスト信号の書き込みアドレス情報及び
読み出しアドレス情報とを受け、いずれかを出力
する第２の選択回路と、前記２個の一時記憶装置
から読み出された前記テスト信号の誤りを、元の
テスト信号に照合することによつて、検出するテ
スト信号照合回路とを備え、前記主信号の毎周期
の開始位置に監視用タイムスロツトを設け、該監
視用タイムスロツトルにおいて前記２個の一時記
憶装置に対する前記テスト信号の書き込み及び読
み出しを行うようにしたことを特徴とするメモリ
監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120313A JPS6014361A (ja) | 1983-07-04 | 1983-07-04 | メモリ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120313A JPS6014361A (ja) | 1983-07-04 | 1983-07-04 | メモリ監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014361A JPS6014361A (ja) | 1985-01-24 |
| JPH0241775B2 true JPH0241775B2 (ja) | 1990-09-19 |
Family
ID=14783145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120313A Granted JPS6014361A (ja) | 1983-07-04 | 1983-07-04 | メモリ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014361A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2730109B2 (ja) * | 1988-12-16 | 1998-03-25 | 日本電気株式会社 | タイムスロット入替え装置におけるメモリ監視方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616999A (en) * | 1979-07-17 | 1981-02-18 | Oki Electric Ind Co Ltd | Memory monitoring and controlling system |
-
1983
- 1983-07-04 JP JP58120313A patent/JPS6014361A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6014361A (ja) | 1985-01-24 |
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