JPH04131951A - タイムスロット入れ替え装置データ監視方式 - Google Patents
タイムスロット入れ替え装置データ監視方式Info
- Publication number
- JPH04131951A JPH04131951A JP2254902A JP25490290A JPH04131951A JP H04131951 A JPH04131951 A JP H04131951A JP 2254902 A JP2254902 A JP 2254902A JP 25490290 A JP25490290 A JP 25490290A JP H04131951 A JPH04131951 A JP H04131951A
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- JP
- Japan
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- data
- temporary storage
- circuit
- time slot
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- 238000012544 monitoring process Methods 0.000 title claims description 14
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
Landscapes
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データの監視方式に関し、特にタイムスロン
ト入れ替え装置におけるタイムスロット入れ替え装置デ
ータ監視方式に関するものである。
ト入れ替え装置におけるタイムスロット入れ替え装置デ
ータ監視方式に関するものである。
従来のタイムスロット入れ替え装置データ監視方式では
、一時記憶回路のデータの監視をするために、パリティ
検査方式が広く用いられていた。
、一時記憶回路のデータの監視をするために、パリティ
検査方式が広く用いられていた。
すなわち、有効情報以外にパリティビットを１ビツト付
加し、書き込み側でマーク数の合計が奇数個が偶数個か
になるように規則を定めて読み出し、読み出し側のマー
ク数が規則通りになっているか否かを調べることにより
監視を行っていた。
加し、書き込み側でマーク数の合計が奇数個が偶数個か
になるように規則を定めて読み出し、読み出し側のマー
ク数が規則通りになっているか否かを調べることにより
監視を行っていた。
上述した従来のタイムスロット入れ替え装置データ監視
方式では、一時記憶回路の出力のマーク数が正しい状態
で固定される障害が発生した場合、障害が検出できない
という欠点があった。
方式では、一時記憶回路の出力のマーク数が正しい状態
で固定される障害が発生した場合、障害が検出できない
という欠点があった。
本発明の目的は、このような欠点を解消し、時記憶回路
の出力が固定されるような障害が発生しても、障害の検
出できるタイムスロット入れ替え装置データ監視方式を
提供することにある。
の出力が固定されるような障害が発生しても、障害の検
出できるタイムスロット入れ替え装置データ監視方式を
提供することにある。
［課題を解決するための手段］
本発明は、データを一時的に書き込み読み出す第１及び
第２の一時記憶回路を備え、前記第１及び第２の一時記
憶回路に入力データを、シーケンシャルに書き込みラン
ダムに読み出しまたはランダムに書き込みシーケンシャ
ルに読み出すタイムスロット入れ替え装置のデータをチ
ェックするタイムスロット入れ替え装置データ監視方式
であって、 前記第１及び第２の一時記憶回路と同じ入力データを同
じタイミングで交互に書き込み読み出す第３の一時記憶
回路と、 前記第１及び第２の一時記憶回路に書き込み読み出すデ
ータと前記第３の一時記憶回路に書き込み読み出すデー
タとを比較してチェックする比較回路とを有する。
第２の一時記憶回路を備え、前記第１及び第２の一時記
憶回路に入力データを、シーケンシャルに書き込みラン
ダムに読み出しまたはランダムに書き込みシーケンシャ
ルに読み出すタイムスロット入れ替え装置のデータをチ
ェックするタイムスロット入れ替え装置データ監視方式
であって、 前記第１及び第２の一時記憶回路と同じ入力データを同
じタイミングで交互に書き込み読み出す第３の一時記憶
回路と、 前記第１及び第２の一時記憶回路に書き込み読み出すデ
ータと前記第３の一時記憶回路に書き込み読み出すデー
タとを比較してチェックする比較回路とを有する。
また本発明は、一時記憶回路に入力データを、シーケン
シャルに書き込みランダムに読み出しまたはランダムに
書き込みシーケンシャルに読み出し、データをチェック
するタイムスロット入れ替え装置データ監視方式であっ
て、 データを一時的に書き込み読み出す第１及び第２の一時
記憶回路と、 前記第１及び第２の一時記憶回路と同じデータを同しタ
イミングで交互に書き込み読み出す第３の一時記憶回路
と、 前記第１または第２の一時記憶回路の一方を選択する選
択回路と、 この選択回路で選択された書き込み読み出すデータと前
記第３の一時記憶回路の書き込み読み出すデータとを比
較してチェックする比較回路とを有する。
シャルに書き込みランダムに読み出しまたはランダムに
書き込みシーケンシャルに読み出し、データをチェック
するタイムスロット入れ替え装置データ監視方式であっ
て、 データを一時的に書き込み読み出す第１及び第２の一時
記憶回路と、 前記第１及び第２の一時記憶回路と同じデータを同しタ
イミングで交互に書き込み読み出す第３の一時記憶回路
と、 前記第１または第２の一時記憶回路の一方を選択する選
択回路と、 この選択回路で選択された書き込み読み出すデータと前
記第３の一時記憶回路の書き込み読み出すデータとを比
較してチェックする比較回路とを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路ブロック図であ
る。このタイムスロット入れ替え装置データ監視方式は
、ＲＡＭで構成される一時記憶回路１ａ〜１ｃと、書き
込みカウンタ２と、読み出しカウンタ３と、選択回路４
と、比較回路５とから成る。一時記憶回路１ａと１ｂと
は、ダブルバッファを構成している。
る。このタイムスロット入れ替え装置データ監視方式は
、ＲＡＭで構成される一時記憶回路１ａ〜１ｃと、書き
込みカウンタ２と、読み出しカウンタ３と、選択回路４
と、比較回路５とから成る。一時記憶回路１ａと１ｂと
は、ダブルバッファを構成している。
一時記憶回路１ａ〜ＩＣは、入力されたデータを一時的
に保持する。一時記憶回路１ａ、ｌｂのデータの読み出
し書き込むタイミングはデータの読み出しとデータの書
き込みが交互となっている。
に保持する。一時記憶回路１ａ、ｌｂのデータの読み出
し書き込むタイミングはデータの読み出しとデータの書
き込みが交互となっている。
また、一時記憶回路ＩＣの読み出し・書き込みタイミン
グは、周期的に変化し、一時記憶回路１ａまたは一時記
憶回路ＩＣの読み出し・書き込みタイミングと同しにな
る。
グは、周期的に変化し、一時記憶回路１ａまたは一時記
憶回路ＩＣの読み出し・書き込みタイミングと同しにな
る。
書き込みカウンタ２は、一時記憶装置１ａ〜ＩＣに書き
込みのタイミング信号を与え、読み出しカウンタ３は、
一時記憶装置１ａ〜ＩＣに読み出しのタイミング信号を
与える。
込みのタイミング信号を与え、読み出しカウンタ３は、
一時記憶装置１ａ〜ＩＣに読み出しのタイミング信号を
与える。
選択回路４は、一時記憶装置１ａまたは１ｂから読み出
された信号を出力する。
された信号を出力する。
比較回路５は、選択回路４からのデータと一時記憶回路
ＩＣからのデータ（チェックパターン）とを比較してチ
ェックする。
ＩＣからのデータ（チェックパターン）とを比較してチ
ェックする。
第２図は、本実施例の一時記憶回路における入力信号の
入れ替えを行うタイムスロット入れ替えの動作を示す図
である。書き込みの場合は、入力されたデータＤ１〜Ｄ
１４を書き込みアドレス１〜１４に対応してシーケンシ
ャルに書き込む。また、読み出しの場合は、読み出すア
ドレスの順を１３１０．３，１，５．・・・、４．１１
の順に変化させ、これらのアドレスに対応するＤｌ３．
ＤＩＯ，Ｄ３． Ｄｌ、Ｄ５．・・・、Ｄｉ、Ｄ
ｌｌの順にデータをランダムに読み出す。この結果、Ｄ
ｉ、Ｄ２．Ｄ３．Ｄｉ、・・・、 Ｄｌ３． Ｄｌ
４をＤｌ３．ＤＩＯ，ＤＩ、Ｄ５゜・・・、Ｄｉ、Ｄｌ
ｌの順にタイムスロットの時間的入れ替えを行う。
入れ替えを行うタイムスロット入れ替えの動作を示す図
である。書き込みの場合は、入力されたデータＤ１〜Ｄ
１４を書き込みアドレス１〜１４に対応してシーケンシ
ャルに書き込む。また、読み出しの場合は、読み出すア
ドレスの順を１３１０．３，１，５．・・・、４．１１
の順に変化させ、これらのアドレスに対応するＤｌ３．
ＤＩＯ，Ｄ３． Ｄｌ、Ｄ５．・・・、Ｄｉ、Ｄ
ｌｌの順にデータをランダムに読み出す。この結果、Ｄ
ｉ、Ｄ２．Ｄ３．Ｄｉ、・・・、 Ｄｌ３． Ｄｌ
４をＤｌ３．ＤＩＯ，ＤＩ、Ｄ５゜・・・、Ｄｉ、Ｄｌ
ｌの順にタイムスロットの時間的入れ替えを行う。
第３図は、本実施例の動作を説明する図である。
次に、第１図、第３図を用いて、本実施例の動作につい
て説明する。入力されたデータは、一時記憶回路１ａ〜
ＩＣに書き込みカウンタ２のタイミングで書き込まれる
。また、一時記憶回路１ａ。
て説明する。入力されたデータは、一時記憶回路１ａ〜
ＩＣに書き込みカウンタ２のタイミングで書き込まれる
。また、一時記憶回路１ａ。
１ｂから読み出しカウンタ３のタイミングで読み出され
たデータは、選択回路４を介して出力され、また、比較
回路５でチェックされる。比較回路５は、一時記憶回路
ＩＣからのデータと、選択回路４からの一時記憶回路１
ａまたは１ｂのデータとを第３図で示す様なタイミング
でチェックする。
たデータは、選択回路４を介して出力され、また、比較
回路５でチェックされる。比較回路５は、一時記憶回路
ＩＣからのデータと、選択回路４からの一時記憶回路１
ａまたは１ｂのデータとを第３図で示す様なタイミング
でチェックする。
すなわち、一時記憶回路１ａは、フレーム周期２１〜２
７に同期して、書き込み（Ｗ）と読み込み（Ｒ）とを交
互にくり返す。また、一時記憶回路１ｂは、一時記憶回
路１ａに対応して読み込み（Ｒ）と書き込み（Ｗ）を交
互にくり返す。一時記憶回路１ｃは、フレーム周期２１
．２１では一時記憶回路１ａと同期して読み込み（Ｒ）
、書き込み（Ｗ）を行い、フレーム周期２４．２５では
一時記憶回路１ｂに同期して書き込み（Ｒ）２読み込み
（Ｗ）を行って、周期的に交互にくり返す。比較回路５
は、一時記憶回路１ａまたは１ｂからの書き込み・読み
出しデータを選択回路４で切り替えて入力したデータと
、一時記憶回路１ｃからの同じデータを比較してチェッ
クする。そして、フレーム周期２Ｌ ２２では一時記憶
回路１ａのチェック、フレーム周期２４．２５では一時
記憶回路１ｂのチェックを行い、これを周期的にくり返
す。この様にして、一時記憶回路の読み出し書き込みデ
ータをチェックする。
７に同期して、書き込み（Ｗ）と読み込み（Ｒ）とを交
互にくり返す。また、一時記憶回路１ｂは、一時記憶回
路１ａに対応して読み込み（Ｒ）と書き込み（Ｗ）を交
互にくり返す。一時記憶回路１ｃは、フレーム周期２１
．２１では一時記憶回路１ａと同期して読み込み（Ｒ）
、書き込み（Ｗ）を行い、フレーム周期２４．２５では
一時記憶回路１ｂに同期して書き込み（Ｒ）２読み込み
（Ｗ）を行って、周期的に交互にくり返す。比較回路５
は、一時記憶回路１ａまたは１ｂからの書き込み・読み
出しデータを選択回路４で切り替えて入力したデータと
、一時記憶回路１ｃからの同じデータを比較してチェッ
クする。そして、フレーム周期２Ｌ ２２では一時記憶
回路１ａのチェック、フレーム周期２４．２５では一時
記憶回路１ｂのチェックを行い、これを周期的にくり返
す。この様にして、一時記憶回路の読み出し書き込みデ
ータをチェックする。
尚、本実施例では、タイムスロット入れ替え装置の動作
について、一時記憶装置にシーケンシャルに書き込みラ
ンダムに読み出す例のみ説明しているが、ランダムに書
き込みシーケンシャルに読み出すことも可能である。
について、一時記憶装置にシーケンシャルに書き込みラ
ンダムに読み出す例のみ説明しているが、ランダムに書
き込みシーケンシャルに読み出すことも可能である。
以上説明したように本発明は、ダブルハンファ用の一時
記憶回路以外にチェック用の一時記憶回路及び比較回路
を有しているため、常時ダブルハンファから読み出され
たデータとチェック用の一時記憶回路の出力とを比較す
ることにより、一時記憶回路のすべてのセルの監視が可
能となるという効果がある。また、一時記憶回路の出力
が固定されるような障害に対しても監視が可能となる効
果もある。
記憶回路以外にチェック用の一時記憶回路及び比較回路
を有しているため、常時ダブルハンファから読み出され
たデータとチェック用の一時記憶回路の出力とを比較す
ることにより、一時記憶回路のすべてのセルの監視が可
能となるという効果がある。また、一時記憶回路の出力
が固定されるような障害に対しても監視が可能となる効
果もある。
第１図は、本発明の一実施例を示す回路ブロンク図、
第２図は、第１図の一時記憶回路におけるタイムスロッ
ト入れ替え装置の動作を示す図、第３図は、第１図の比
較回路における動作を示す図である。 １ａ〜ＩＣ・・・一時記憶回路 ２・・・・・・・書き込みカウンタ ３・・・・・・・読み出しカウンタ ４・・・・・・・選択回路 ５・・・・・・・比較回路
ト入れ替え装置の動作を示す図、第３図は、第１図の比
較回路における動作を示す図である。 １ａ〜ＩＣ・・・一時記憶回路 ２・・・・・・・書き込みカウンタ ３・・・・・・・読み出しカウンタ ４・・・・・・・選択回路 ５・・・・・・・比較回路
Claims (2)
- （１）データを一時的に書き込み読み出す第１及び第２
の一時記憶回路を備え、前記第１及び第２の一時記憶回
路に入力データを、シーケンシャルに書き込みランダム
に読み出しまたはランダムに書き込みシーケンシャルに
読み出すタイムスロット入れ替え装置のデータをチェッ
クするタイムスロット入れ替え装置データ監視方式であ
って、前記第１及び第２の一時記憶回路と同じ入力デー
タを同じタイミングで交互に書き込み読み出す第３の一
時記憶回路と、 前記第１及び第２の一時記憶回路に書き込み読み出すデ
ータと前記第３の一時記憶回路に書き込み読み出すデー
タとを比較してチェックする比較回路とを有するタイム
スロット入れ替え装置データ監視方式。 - （２）一時記憶回路に入力データを、シーケンシャルに
書き込みランダムに読み出しまたはランダムに書き込み
シーケンシャルに読み出し、データをチェックするタイ
ムスロット入れ替え装置データ監視方式であって、 データを一時的に書き込み読み出す第１及び第２の一時
記憶回路と、 前記第１及び第２の一時記憶回路と同じデータを同じタ
イミングで交互に書き込み読み出す第３の一時記憶回路
と、 前記第１または第２の一時記憶回路の一方を選択する選
択回路と、 この選択回路で選択された書き込み読み出すデータと前
記第３の一時記憶回路の書き込み読み出すデータとを比
較してチェックする比較回路とを有するタイムスロット
入れ替え装置データ監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254902A JP2927924B2 (ja) | 1990-09-25 | 1990-09-25 | タイムスロット入れ替え装置データ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254902A JP2927924B2 (ja) | 1990-09-25 | 1990-09-25 | タイムスロット入れ替え装置データ監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04131951A true JPH04131951A (ja) | 1992-05-06 |
| JP2927924B2 JP2927924B2 (ja) | 1999-07-28 |
Family
ID=17271434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254902A Expired - Lifetime JP2927924B2 (ja) | 1990-09-25 | 1990-09-25 | タイムスロット入れ替え装置データ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927924B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177146A (ja) * | 1988-01-06 | 1989-07-13 | Oki Electric Ind Co Ltd | メモリ・チェック回路 |
| JPH01151341U (ja) * | 1988-04-11 | 1989-10-19 | ||
| JPH01155547U (ja) * | 1988-04-15 | 1989-10-25 |
-
1990
- 1990-09-25 JP JP2254902A patent/JP2927924B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177146A (ja) * | 1988-01-06 | 1989-07-13 | Oki Electric Ind Co Ltd | メモリ・チェック回路 |
| JPH01151341U (ja) * | 1988-04-11 | 1989-10-19 | ||
| JPH01155547U (ja) * | 1988-04-15 | 1989-10-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2927924B2 (ja) | 1999-07-28 |
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