JPS60150677A - 集積回路 - Google Patents
集積回路Info
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- JPS60150677A JPS60150677A JP59007789A JP778984A JPS60150677A JP S60150677 A JPS60150677 A JP S60150677A JP 59007789 A JP59007789 A JP 59007789A JP 778984 A JP778984 A JP 778984A JP S60150677 A JPS60150677 A JP S60150677A
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- crystal
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- gaas
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＧａＡｓ を半導体結晶として用いた電界効果
トランジスタを構成素子とする集積回路の特性の改良に
関するものである。
トランジスタを構成素子とする集積回路の特性の改良に
関するものである。
集積回路の動作速度を向上することは工業上きわめて重
要である。その有力な手段として半導体結晶に電子移動
度がＳｔ の５〜６倍大きいＧａＡｓを用いる研究が広
く行われている。その構成素子としては接合型電界効果
トランジスタまたはショットキゲート型電界効果トラン
ジスタのいずれかが通常用いられる。
要である。その有力な手段として半導体結晶に電子移動
度がＳｔ の５〜６倍大きいＧａＡｓを用いる研究が広
く行われている。その構成素子としては接合型電界効果
トランジスタまたはショットキゲート型電界効果トラン
ジスタのいずれかが通常用いられる。
より一般的に用いられているショットキゲート型電界効
果トランジスタについて、その断面構造を第１図および
第２図に示す。ここで、１はＧａＡｓ半絶縁性基板結晶
、２．２０．２１．２２はｎ型動作層、３はゲート電極
、４はソース電極、５はドレイン電極である。
果トランジスタについて、その断面構造を第１図および
第２図に示す。ここで、１はＧａＡｓ半絶縁性基板結晶
、２．２０．２１．２２はｎ型動作層、３はゲート電極
、４はソース電極、５はドレイン電極である。
第１図は動作層２が平坦な溝造例、第２図は直列抵抗を
低減するために動作層の１部２０，２２をゲート型）、
ｔＡ３の真下の動作層２１よりも厚さを厚くまたは不純
物濃度をより大きくした例である。
低減するために動作層の１部２０，２２をゲート型）、
ｔＡ３の真下の動作層２１よりも厚さを厚くまたは不純
物濃度をより大きくした例である。
このような電界効果トランジスタの基本的な特性量の一
つは閾値電圧ｖｔｈであり、次の第１式で与えられる。
つは閾値電圧ｖｔｈであり、次の第１式で与えられる。
Ｎ
ｖｔｈ ＝ ｖｂ −一α２（１）
２ε
ここで、Ｖｂ はビルトイン電圧、εは半導体結晶の誘
電率、ｑは電荷宏量、 Ｎ 、 ｎはそれぞれゲート電
極真下部分の動作層の厚さとその電子濃度である。電界
効果トランジスタを次数個同−チツブに形成した集積回
路においては、このｖｔｈがチップ上のすべてのトラン
ジスタについて、ある一定の許容値以内の値であること
が動作するために必要である。この許容値は回路方式、
集積度で異なるが、特に差動増幅回路の対になるトラン
ジスタ間では、きわめて良く特性が一致していることが
必要で、ｖｔｈの差異は数ｍＶ 以内であることが要求
される。
電率、ｑは電荷宏量、 Ｎ 、 ｎはそれぞれゲート電
極真下部分の動作層の厚さとその電子濃度である。電界
効果トランジスタを次数個同−チツブに形成した集積回
路においては、このｖｔｈがチップ上のすべてのトラン
ジスタについて、ある一定の許容値以内の値であること
が動作するために必要である。この許容値は回路方式、
集積度で異なるが、特に差動増幅回路の対になるトラン
ジスタ間では、きわめて良く特性が一致していることが
必要で、ｖｔｈの差異は数ｍＶ 以内であることが要求
される。
従来は第１図あるいは第２図の１の半絶縁性ＧａＡｓ
結晶基板として深い準位を形成するクロムまたは酸素あ
るいはクロムと酸素を両者とも不純物として添加した結
晶、あるいは不純物呑七千国ｉ′ を添加せず引上げ法 にて成長した結晶を用い、この結晶にｎ型不純物例えば
Ｓｉ”をイオン注入した後に８００〜８５０°Ｃの高温
中にて熱処理を行い活性化して２．２０．２１．２２の
動作層を形成していたが、このような従来の方法では閾
値電圧ｖｔｈのチップ内のばらつきが大きく標準偏差は
１００ｍＶ以上となるのが通常であり、そのため、Ｇａ
Ａｓ 結晶を用いて集積回路を作成することはきわめて
困難であった。特にｖｔｈの特性ばらつきが小さいこと
を要求される差動増幅器の作成は困ガ［であった。
結晶基板として深い準位を形成するクロムまたは酸素あ
るいはクロムと酸素を両者とも不純物として添加した結
晶、あるいは不純物呑七千国ｉ′ を添加せず引上げ法 にて成長した結晶を用い、この結晶にｎ型不純物例えば
Ｓｉ”をイオン注入した後に８００〜８５０°Ｃの高温
中にて熱処理を行い活性化して２．２０．２１．２２の
動作層を形成していたが、このような従来の方法では閾
値電圧ｖｔｈのチップ内のばらつきが大きく標準偏差は
１００ｍＶ以上となるのが通常であり、そのため、Ｇａ
Ａｓ 結晶を用いて集積回路を作成することはきわめて
困難であった。特にｖｔｈの特性ばらつきが小さいこと
を要求される差動増幅器の作成は困ガ［であった。
従来の方法でｖｔｈのばらつきが大きくなることの大き
な原因は転位が１００００＃ＩＡ／ｃ７ｎ２以上の高密
度で結晶中に存在し、ミクロな不純物密度の分布ひいて
はミクロな電子濃度の不均一さをもたらすためであり、
差動増幅器の対をなす二ヶのトランジスタを数１０μｍ
以内に近接して作成しても、ミクロな電子濃度の不均一
さのために、対のトランジスタ同志のｖｔｈの差異は十
分には小さくならず、５０ｍＶ以上の差異があるのが通
常であり、そのためオフ七ットを生じ、実用されるまで
には至っていなかった。
な原因は転位が１００００＃ＩＡ／ｃ７ｎ２以上の高密
度で結晶中に存在し、ミクロな不純物密度の分布ひいて
はミクロな電子濃度の不均一さをもたらすためであり、
差動増幅器の対をなす二ヶのトランジスタを数１０μｍ
以内に近接して作成しても、ミクロな電子濃度の不均一
さのために、対のトランジスタ同志のｖｔｈの差異は十
分には小さくならず、５０ｍＶ以上の差異があるのが通
常であり、そのためオフ七ットを生じ、実用されるまで
には至っていなかった。
本発明は以上に述べた困難を克服するためになされたも
のである。
のである。
以下、本発明について述べる。第１式から明らかなよう
に閾値電圧ｖｔｈのばらつきを小さくするためには電子
濃度Ｎの均一性が充分に良好である必要がある。
に閾値電圧ｖｔｈのばらつきを小さくするためには電子
濃度Ｎの均一性が充分に良好である必要がある。
電子濃度Ｎは次の第２式のようになる。
Ｎ ＝ ｒ）Ｎｎ ＋ ＮＤＯ−ＮＡ□ （２）ここで
、ＮＤはイオン注入で添加されるｎ型不純物の濃度、η
は活性化率、Ｎｎ□は結晶中に最初から存在するｎ型準
位および高温熱処理等のプロセス中で発生する欠陥等に
よるｎ型準位の総和、ＮＡ。
、ＮＤはイオン注入で添加されるｎ型不純物の濃度、η
は活性化率、Ｎｎ□は結晶中に最初から存在するｎ型準
位および高温熱処理等のプロセス中で発生する欠陥等に
よるｎ型準位の総和、ＮＡ。
は結晶中に最初から存在するＰ型準位およびプロセス中
で発生するＰ型準位の総和である。従ってＮのばらつき
を小さくシ、故に閾値ｖｔｈのばらっきを少なくするた
めには結晶中にもともと含まれているｎ型、Ｐ型の準位
密度を小さくシ、かつデバイス作成プロセス中に発生す
るｎ型Ｐ型の準位密度を小さくシ、またこれらの密度を
均一とする必要がある。本発明はかかる観点からなされ
たものであり、Ｉｎを適量ＧａＡｓ 結晶中に添加する
ことにより、結晶の転位等の欠陥密度を低減し、もとも
と結晶中に含まれるｎ型、Ｐ型の準位密度を小さくする
とともにデバイス作成プロセス特に高温熱処理によって
発生する欠陥を抑制し、高温熱処理中の欠陥によってエ
ンハンスメントされる各種不純物の異常拡散を抑圧し、
かかるが故に電子濃度の均一化を図り、閾値ｖｔｈの均
一化を達成せんとするものである。
で発生するＰ型準位の総和である。従ってＮのばらつき
を小さくシ、故に閾値ｖｔｈのばらっきを少なくするた
めには結晶中にもともと含まれているｎ型、Ｐ型の準位
密度を小さくシ、かつデバイス作成プロセス中に発生す
るｎ型Ｐ型の準位密度を小さくシ、またこれらの密度を
均一とする必要がある。本発明はかかる観点からなされ
たものであり、Ｉｎを適量ＧａＡｓ 結晶中に添加する
ことにより、結晶の転位等の欠陥密度を低減し、もとも
と結晶中に含まれるｎ型、Ｐ型の準位密度を小さくする
とともにデバイス作成プロセス特に高温熱処理によって
発生する欠陥を抑制し、高温熱処理中の欠陥によってエ
ンハンスメントされる各種不純物の異常拡散を抑圧し、
かかるが故に電子濃度の均一化を図り、閾値ｖｔｈの均
一化を達成せんとするものである。
以下に本発明による実施例につき説明する。
第３図（ａ）〜第８図（ｄ）は本実施例による集積回路
の電界効果トランジスタ部分の各工程における断面構造
を示したものである。本発明は特定のトランジスタ構造
に限定されることなく広く適用できるが、ここでは具体
的−例を示す。第３図（、）の１０に用いた基板はＬＥ
Ｃ法（液体封止式チョクラルスキー法）により成長した
結晶である。高圧引上炉内のｐＢＮルツボに単体Ｇａ
＊ Ｉ ｎ ｗ Ａｓ を七ットし、高温、高圧下でＧ
ａＡｓ 多結晶を合成後、Ｉｎ を含むにａＡｓ 融液
より、Ｉｎ を含む半絶縁性ＧａＡｓ 単結晶を引き上
げる。結晶径は２″〜３″〆で、その先端から後端に向
けて、約５００μｍの厚さに切り出し後、約５０μｍの
荒研磨及び約３０μｍの仕上げ研摩を施したウェハーで
ある。用いたウェハーは３〜６ Ｘ ＩＱ１９ａｎ−８
のＩｎ を含む半絶縁性ＧａＡｓ ウェハーである。こ
の半絶縁性結晶ｌＯに２８ Ｓｔイオンを５０ ＫｅＶ
にて１１の表面部分に３．０Ｘ１０１２ ドーズ／ Ｃ
ｍ” イオン注入を行った。
の電界効果トランジスタ部分の各工程における断面構造
を示したものである。本発明は特定のトランジスタ構造
に限定されることなく広く適用できるが、ここでは具体
的−例を示す。第３図（、）の１０に用いた基板はＬＥ
Ｃ法（液体封止式チョクラルスキー法）により成長した
結晶である。高圧引上炉内のｐＢＮルツボに単体Ｇａ
＊ Ｉ ｎ ｗ Ａｓ を七ットし、高温、高圧下でＧ
ａＡｓ 多結晶を合成後、Ｉｎ を含むにａＡｓ 融液
より、Ｉｎ を含む半絶縁性ＧａＡｓ 単結晶を引き上
げる。結晶径は２″〜３″〆で、その先端から後端に向
けて、約５００μｍの厚さに切り出し後、約５０μｍの
荒研磨及び約３０μｍの仕上げ研摩を施したウェハーで
ある。用いたウェハーは３〜６ Ｘ ＩＱ１９ａｎ−８
のＩｎ を含む半絶縁性ＧａＡｓ ウェハーである。こ
の半絶縁性結晶ｌＯに２８ Ｓｔイオンを５０ ＫｅＶ
にて１１の表面部分に３．０Ｘ１０１２ ドーズ／ Ｃ
ｍ” イオン注入を行った。
次に第３図（ｂ）に示すようにフォトレジストを１μｍ
の厚さに結晶表面上に塗布し、通常の露光現イ象を行う
ことにより、ゲート電極位置をおおうストライプ状パタ
ーン１２を形成した。このパターン１２をマスクとして
１１１１Ｓｓイオンを１８０ ＫｅＶにて１３．１４の
部分にＩ Ｘ １０１３ ドーズｌ閉２ イオン注入を
行った。この１３，１４の部分のみにさらにイオン注入
を加えたのはゲート・ソース間およびゲート・ドレイン
間の直列抵抗を低減するために行なったもので、この１
３．１４部分へのイオン注入増加を行わないと、１３．
１４の結晶表面の高密度の表面準位による空乏効果によ
って、１３．１４部分が高抵抗となり、充分にトランジ
スタとして機能しない。
の厚さに結晶表面上に塗布し、通常の露光現イ象を行う
ことにより、ゲート電極位置をおおうストライプ状パタ
ーン１２を形成した。このパターン１２をマスクとして
１１１１Ｓｓイオンを１８０ ＫｅＶにて１３．１４の
部分にＩ Ｘ １０１３ ドーズｌ閉２ イオン注入を
行った。この１３，１４の部分のみにさらにイオン注入
を加えたのはゲート・ソース間およびゲート・ドレイン
間の直列抵抗を低減するために行なったもので、この１
３．１４部分へのイオン注入増加を行わないと、１３．
１４の結晶表面の高密度の表面準位による空乏効果によ
って、１３．１４部分が高抵抗となり、充分にトランジ
スタとして機能しない。
次にレジストマスク１２を除去した後、プラズマＣＶＤ
法にてＮＨｓガス、５ｃＨ４ガスおよびキャリアガスと
して、Ｎｇガスを用い、結晶表面にシリコン窒化膜を１
２０ＯＡの厚さ堆積した。このシリコン窒化膜を保護膜
として、Ｎ２雰囲気中にて８００℃２０分の熱処理を行
いイオン注入層の活性化を行った。その後シリコン窒化
膜を除去し、第３図（Ｃ）に示すとと（１６のソース電
極、１７のドレイン電極をＡｕＧｅ／Ｎｉ にてリフト
オフ法によって形成し、Ｎ２雰囲気中にて４３０Ｃ５分
間の合金処理を行った。次にリフトオフ法にて４００Ｏ
ＡのＴｉ、 ５００ＡのＭｏ３０００ＡのＡｕからなる
３層金属Ｔ ｉ ／Ｍｏ／Ａｕ より成るゲート電極を
第３図（ｄ）のごとく形成した。このようにして作成し
たショットキゲート型電界効果トランジスタの閾値ｖｔ
ｈは一〇、５ｖであり、その標準偏差は２インチウェー
ッ１全体で２０ｍＶ であり、きわめてばらつきの小さ
いものが得られた。
法にてＮＨｓガス、５ｃＨ４ガスおよびキャリアガスと
して、Ｎｇガスを用い、結晶表面にシリコン窒化膜を１
２０ＯＡの厚さ堆積した。このシリコン窒化膜を保護膜
として、Ｎ２雰囲気中にて８００℃２０分の熱処理を行
いイオン注入層の活性化を行った。その後シリコン窒化
膜を除去し、第３図（Ｃ）に示すとと（１６のソース電
極、１７のドレイン電極をＡｕＧｅ／Ｎｉ にてリフト
オフ法によって形成し、Ｎ２雰囲気中にて４３０Ｃ５分
間の合金処理を行った。次にリフトオフ法にて４００Ｏ
ＡのＴｉ、 ５００ＡのＭｏ３０００ＡのＡｕからなる
３層金属Ｔ ｉ ／Ｍｏ／Ａｕ より成るゲート電極を
第３図（ｄ）のごとく形成した。このようにして作成し
たショットキゲート型電界効果トランジスタの閾値ｖｔ
ｈは一〇、５ｖであり、その標準偏差は２インチウェー
ッ１全体で２０ｍＶ であり、きわめてばらつきの小さ
いものが得られた。
以上に述べた方法によって、第４図に示した差動増幅部
を基本回路とする集積回路を作成した。
を基本回路とする集積回路を作成した。
ここでＱｌ−Ｑｓ は対をなすトランジスタでいずれも
ゲート長１．０μｍ１ ゲート幅５０μｍでトランジス
タの互いの間隔を５μｍの近傍に位置するよう作成した
。このとき対のトランジスタＱｌ、Ｑ２のＶｔｈの差異
は、結晶中の欠陥密度が小さいため、このような近傍同
志のｖｔｈの差異は充分小さくなり、５ ｍＶ 以下と
なった。
ゲート長１．０μｍ１ ゲート幅５０μｍでトランジス
タの互いの間隔を５μｍの近傍に位置するよう作成した
。このとき対のトランジスタＱｌ、Ｑ２のＶｔｈの差異
は、結晶中の欠陥密度が小さいため、このような近傍同
志のｖｔｈの差異は充分小さくなり、５ ｍＶ 以下と
なった。
このようにｖｔｈのばらつきの小さい差動増幅部を含む
集積回路を容易に作成する技術は従来は知られておらず
、きわめて困蛾であった。本発明はＧａＡｓ を用いた
高速の差動増幅部を含む集積回路を容易に作成する技術
であり、工業上の価値の大きいものである。
集積回路を容易に作成する技術は従来は知られておらず
、きわめて困蛾であった。本発明はＧａＡｓ を用いた
高速の差動増幅部を含む集積回路を容易に作成する技術
であり、工業上の価値の大きいものである。
第１図及び第２図は、従来のショトキゲート型電界効果
トランジスタの構造を示す図、第３図（、）（ｂ）、（
Ｃ）及び（ｄ）は本発明の一実施例としての集積回路の
電界効果トランジスタの構造を作るプロセスを説明する
ための図、第４図は本発明のものを用いた差動増幅部を
基本回路とする集積回路を示す図である。 １．６・・・ＧａＡｓ 半絶縁性結晶基板２．２０．２
１，２２＝ｎ型動作層 ３・・・ゲート電極 ４・・・ソース電極゛ ５・・・ ドレイン電極 ｌＯ・・・ＧａＡｓ 半絶縁性結晶基板１１・・・Ｇａ
Ａｓ 半絶・縁性結晶基板の表面１２・・・パターン・
マスク １３．１４．１５・・・ｎ型動作層 １６・・・ソース電極 １７・・・ドレイン電極 １８・・・ゲート電極 Ｗ１図 官２図 ＊３関（ｑ） ７？３図（ｂ） ２ Ｗ３図（Ｃ’）
トランジスタの構造を示す図、第３図（、）（ｂ）、（
Ｃ）及び（ｄ）は本発明の一実施例としての集積回路の
電界効果トランジスタの構造を作るプロセスを説明する
ための図、第４図は本発明のものを用いた差動増幅部を
基本回路とする集積回路を示す図である。 １．６・・・ＧａＡｓ 半絶縁性結晶基板２．２０．２
１，２２＝ｎ型動作層 ３・・・ゲート電極 ４・・・ソース電極゛ ５・・・ ドレイン電極 ｌＯ・・・ＧａＡｓ 半絶縁性結晶基板１１・・・Ｇａ
Ａｓ 半絶・縁性結晶基板の表面１２・・・パターン・
マスク １３．１４．１５・・・ｎ型動作層 １６・・・ソース電極 １７・・・ドレイン電極 １８・・・ゲート電極 Ｗ１図 官２図 ＊３関（ｑ） ７？３図（ｂ） ２ Ｗ３図（Ｃ’）
Claims (3)
- （１）中性不純物を含むＧａＡｓ 半絶縁性半導体基板
にｎ型不純物をイオン注入した後、高温熱処理を行うこ
とにより活性化して動作層を形成した電界効果トランジ
スタをその構成素子として用いた差動増幅部をその回路
内に含むことを特徴とする集積回路。 - （２）中性不純物としてＩｎを１０１１ｃｍ−８−８ｘ
１０ ”ｃｍ−８の濃度で含むＧａＡｓ 半絶縁性半
導体基板を用いたことを特徴とする特許請求範囲第１項
記載の集積回路。 - （３）ｎ型不純物として％ Ｓ ｉ＋＊ Ｓ ｅ ＋＊
Ｓ＋等のイオンをイオン注入した後、８００°Ｃ２０
分間の熱処理を行うことを特徴とする特許請求範囲第１
項記載の集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007789A JPS60150677A (ja) | 1984-01-18 | 1984-01-18 | 集積回路 |
| CA000471025A CA1224885A (en) | 1984-01-18 | 1984-12-27 | Integrated circuit and method for producing it |
| EP85300214A EP0149541A3 (en) | 1984-01-18 | 1985-01-11 | Gaas integrated circuit device and method for producing it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007789A JPS60150677A (ja) | 1984-01-18 | 1984-01-18 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60150677A true JPS60150677A (ja) | 1985-08-08 |
Family
ID=11675423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59007789A Pending JPS60150677A (ja) | 1984-01-18 | 1984-01-18 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60150677A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834980A (ja) * | 1981-08-25 | 1983-03-01 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ |
-
1984
- 1984-01-18 JP JP59007789A patent/JPS60150677A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834980A (ja) * | 1981-08-25 | 1983-03-01 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ |
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