JPS6015154B2 - 相補型ｍｉｓ半導体集積回路装置 - Google Patents
相補型ｍｉｓ半導体集積回路装置Info
- Publication number
- JPS6015154B2 JPS6015154B2 JP52044463A JP4446377A JPS6015154B2 JP S6015154 B2 JPS6015154 B2 JP S6015154B2 JP 52044463 A JP52044463 A JP 52044463A JP 4446377 A JP4446377 A JP 4446377A JP S6015154 B2 JPS6015154 B2 JP S6015154B2
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- JP
- Japan
- Prior art keywords
- integrated circuit
- complementary mis
- current
- circuit device
- semiconductor integrated
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型ＭＩＳ半導体集積回路装置に関するもの
である。
である。
相補型ＭＩＳ半導体装置は動作時にラッチアツプと称さ
れる異常電流現象が生じるという問題がある。
れる異常電流現象が生じるという問題がある。
これは、相補型ＭＩＳ−ＩＣの動作中、回路の出力又は
入力にィンパルス雑音が加わると電源端子ＶＤ。と基準
電位端子ＧＮＤとの間に数のＡ〜数十のＡという異常に
大きな定常電流が流れ始めるという現象で、流れ始めた
異常電流は電源電圧を充分に低くするか、一度電源を切
らないと止まらず。放っておくと配線の断線、ＩＣの破
壊等を起し、また、電池を電源にするようなときは電池
の寿命を著しく縮めるという現象である。本発明はかか
るラツチアップによる電流の増大を防止し、ＩＣの破壊
を防止することを目的とするものである。
入力にィンパルス雑音が加わると電源端子ＶＤ。と基準
電位端子ＧＮＤとの間に数のＡ〜数十のＡという異常に
大きな定常電流が流れ始めるという現象で、流れ始めた
異常電流は電源電圧を充分に低くするか、一度電源を切
らないと止まらず。放っておくと配線の断線、ＩＣの破
壊等を起し、また、電池を電源にするようなときは電池
の寿命を著しく縮めるという現象である。本発明はかか
るラツチアップによる電流の増大を防止し、ＩＣの破壊
を防止することを目的とするものである。
半導体チップに設けたＭＩＳＦＥＴであってそのゲート
にバッテリーチェック回路の出力を印加してなるインピ
ーダンス手段を介して内部回路に電源電圧が印加される
ようにしてなることを特徴とするものである。以下本発
明を実施例により説明する。
にバッテリーチェック回路の出力を印加してなるインピ
ーダンス手段を介して内部回路に電源電圧が印加される
ようにしてなることを特徴とするものである。以下本発
明を実施例により説明する。
第１図は本発明の一実施例を示す断面図である。
・１はｎ型半導体基体、ｌ
ａは電極取出用ｎ＋型半導体領域、２はｎ型半導体基体
１の表面にｎチャンネルＭＩＳＦＥＴを形成するために
設けたｐ型半導体ウェル、３はｐチャンネルＭＩＳＦＥ
Ｔのソース、４は同じくドレイン、５はｎチャンネルＭ
ＩＳＦＥＴのソース、６は同じくドレインである。
ａは電極取出用ｎ＋型半導体領域、２はｎ型半導体基体
１の表面にｎチャンネルＭＩＳＦＥＴを形成するために
設けたｐ型半導体ウェル、３はｐチャンネルＭＩＳＦＥ
Ｔのソース、４は同じくドレイン、５はｎチャンネルＭ
ＩＳＦＥＴのソース、６は同じくドレインである。
そして、７は異常電流抑制用抵抗Ｒ，を構成するための
ｐ型半導体基体、８，９はそれぞれ抵抗Ｒ，の端子電極
を形成するためのｐ＋型半導体領域、１０はＳｉ０２膜
、１ １はゲート絶縁膜、１２はシリコンゲート電極、
１３はアルミニウム電極である。
ｐ型半導体基体、８，９はそれぞれ抵抗Ｒ，の端子電極
を形成するためのｐ＋型半導体領域、１０はＳｉ０２膜
、１ １はゲート絶縁膜、１２はシリコンゲート電極、
１３はアルミニウム電極である。
この半導体装置においては異常電流抑制用抵抗Ｒ，をｐ
型半導体ウェルを用いて構成し、この抵抗Ｒ，を介して
電源電圧が内部回路に印加されるようにしてなる。
型半導体ウェルを用いて構成し、この抵抗Ｒ，を介して
電源電圧が内部回路に印加されるようにしてなる。
かかる抵抗Ｒ，を用いることにより、ラッチァッブ現象
が生じた場合において流れる電流を抵抗によって抑制し
、異常電流による破壊（例えば断線）を防止することが
できる。特に、半導体ゥェルは表面比抵抗が比較的大き
く（例えば１〜氷Ｑ／□）、少ない面積で大きな抵抗値
（例えば２００〜３０００）を得ることができる。例え
ば２０ｒ×１００一の占有面積で最大電流を数十ｍＡ程
度にとどめることが可能である。また、このように比較
的大きな抵抗を介して相補型肌Ｓ−ＩＣに電源電圧を印
加することとしても、元来相補型ＭＩＳ−ＩＣは通常動
作状態において流れる電流は極めて少なく、その抵抗に
おける電圧降下は無視できる程度に低く回路の正常動作
に支障をきたすことはない。
が生じた場合において流れる電流を抵抗によって抑制し
、異常電流による破壊（例えば断線）を防止することが
できる。特に、半導体ゥェルは表面比抵抗が比較的大き
く（例えば１〜氷Ｑ／□）、少ない面積で大きな抵抗値
（例えば２００〜３０００）を得ることができる。例え
ば２０ｒ×１００一の占有面積で最大電流を数十ｍＡ程
度にとどめることが可能である。また、このように比較
的大きな抵抗を介して相補型肌Ｓ−ＩＣに電源電圧を印
加することとしても、元来相補型ＭＩＳ−ＩＣは通常動
作状態において流れる電流は極めて少なく、その抵抗に
おける電圧降下は無視できる程度に低く回路の正常動作
に支障をきたすことはない。
第２図ａ，ｂはインピーダンス手段としてゥェルの内部
抵抗を用いた実施例を示すものである。
抵抗を用いた実施例を示すものである。
同図ａは異常電流抑制用インピーダンス手段として用い
られるＭＩＳＦＥＴＭ，の断面図を示すもので、このＭ
ＩＳＦＥＴＭ，は通常時においては導通し、異常時には
電流が異常に大きくなった場合に発生する制御信号によ
り非導通となる。同図ｂは異常電流が流れたことを検知
し、制御信号をＭＩＳＦＥＴＭ，のゲートに送出するバ
ッテリーチェックカーを示す回路図である。Ｍ２，Ｍ３
で構成された相補型ィンバータｌｎｖ，は通常の相補型
インバ−夕と異なり、ロジックスレッシュホールド電圧
がＭＩＳＦＥＴのスレッシュホールド電圧と略等しい程
度に低く設定されている。
られるＭＩＳＦＥＴＭ，の断面図を示すもので、このＭ
ＩＳＦＥＴＭ，は通常時においては導通し、異常時には
電流が異常に大きくなった場合に発生する制御信号によ
り非導通となる。同図ｂは異常電流が流れたことを検知
し、制御信号をＭＩＳＦＥＴＭ，のゲートに送出するバ
ッテリーチェックカーを示す回路図である。Ｍ２，Ｍ３
で構成された相補型ィンバータｌｎｖ，は通常の相補型
インバ−夕と異なり、ロジックスレッシュホールド電圧
がＭＩＳＦＥＴのスレッシュホールド電圧と略等しい程
度に低く設定されている。
そして、通常時においてはＭ２がオンし、Ｍ３がオフし
、その出力はハイとなり、その結果ＭＩＳＦＥＴＭ，の
ゲートにはハイの信号が印加される。しかるに、異常電
流が流れ、その結果、ＶｏＤレベルが一定以下にダウン
して、インバータの入力信号のレベルがロジックスレツ
シュホールド以下になると、このィンバータｌｎＶ，が
反転してロウとなり、その結果ＭＩＳＦＥＴＭ，のゲー
トのレベルもロウとなり、Ｍ，はカットオフして電流を
抑制する。そして電流が低下し、通常電流に戻ると、バ
ッテリーチェッカー回路の出力も反転して肌ＳＦＥＴＭ
，が再び導通し、通常状態に自動的に復帰する。かかる
実施例によれば、比較的小面積で異常電流を確実に防止
することができるのである。
、その出力はハイとなり、その結果ＭＩＳＦＥＴＭ，の
ゲートにはハイの信号が印加される。しかるに、異常電
流が流れ、その結果、ＶｏＤレベルが一定以下にダウン
して、インバータの入力信号のレベルがロジックスレツ
シュホールド以下になると、このィンバータｌｎＶ，が
反転してロウとなり、その結果ＭＩＳＦＥＴＭ，のゲー
トのレベルもロウとなり、Ｍ，はカットオフして電流を
抑制する。そして電流が低下し、通常電流に戻ると、バ
ッテリーチェッカー回路の出力も反転して肌ＳＦＥＴＭ
，が再び導通し、通常状態に自動的に復帰する。かかる
実施例によれば、比較的小面積で異常電流を確実に防止
することができるのである。
なおｌｎｖ２，ｌｎｖ３はそれぞれ普通のすなわちロジ
ックスレツシュホールド電圧がＶ。ｏ／２であるインバ
ータである。なお、通常時、異常時を問わず導適状態を
保つ一定のインピーダンス値を保つＭＩＳＦＥＴをイン
ピーダンス手段として用いることによって異常電流を抑
制することもできる。
ックスレツシュホールド電圧がＶ。ｏ／２であるインバ
ータである。なお、通常時、異常時を問わず導適状態を
保つ一定のインピーダンス値を保つＭＩＳＦＥＴをイン
ピーダンス手段として用いることによって異常電流を抑
制することもできる。
いかなる実施態様によるせよ、本発明によればインピー
ダンス手段を介して相補型ＭＩＳ−ＩＣに電線電圧を印
加するので、ラッチアップ現象が生じてもインピーダン
ス手段によって電流を抑制するので、ＩＣの破壊等を回
避することができるのである。
ダンス手段を介して相補型ＭＩＳ−ＩＣに電線電圧を印
加するので、ラッチアップ現象が生じてもインピーダン
ス手段によって電流を抑制するので、ＩＣの破壊等を回
避することができるのである。
第１図は本発明の一実施例を示す断面図である。
第２図ａ，ｂは本発明の他の実施例を示すもので、ａは
電流抑制用ＭＩＳＦＥＴ部の断面図、ｂはバッテリーチ
ェツカー回路の回路図である。 １…ｎ型半導体基体、ｌａ…ｎ＋型半導体領域、２・・
・ｐ型半導体ウェル、３・・・ソース、４…ドレィン、
５…ソース、６・・・ドレィン、７・・・ｐ型半導体ウ
ェル、８，９・・・電極取出用半導体領域、１０・・・
Ｓｉ０２膜、１１・・・ゲート絶縁膜、１２・．・シリ
コンゲート電極、１３・・・アルミニウム電極、１４・
・・ｐ型半導体ウェル、１５・・・ドレィン、１６・・
・ソース、１７・・・ｐ＋半導体領域。 Ｍ，〜Ｍ４・・・ＭＩＳＦＥＴ、Ｒ，，Ｒ２・・・抵抗
、ＩＭ〜ｌｎ柊…インバ−夕。 第１図 第２図
電流抑制用ＭＩＳＦＥＴ部の断面図、ｂはバッテリーチ
ェツカー回路の回路図である。 １…ｎ型半導体基体、ｌａ…ｎ＋型半導体領域、２・・
・ｐ型半導体ウェル、３・・・ソース、４…ドレィン、
５…ソース、６・・・ドレィン、７・・・ｐ型半導体ウ
ェル、８，９・・・電極取出用半導体領域、１０・・・
Ｓｉ０２膜、１１・・・ゲート絶縁膜、１２・．・シリ
コンゲート電極、１３・・・アルミニウム電極、１４・
・・ｐ型半導体ウェル、１５・・・ドレィン、１６・・
・ソース、１７・・・ｐ＋半導体領域。 Ｍ，〜Ｍ４・・・ＭＩＳＦＥＴ、Ｒ，，Ｒ２・・・抵抗
、ＩＭ〜ｌｎ柊…インバ−夕。 第１図 第２図
Claims (1)
- １ 半導体チツプに設けたＭＩＳＥＥＴであってそのゲ
ートにバツテリーチエツク回路の出力を印加してなるイ
ンピーダンス手段を介して内部回路に電源電圧が印加さ
れるようにしてなることを特徴とする相補型ＭＩＳ半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52044463A JPS6015154B2 (ja) | 1977-04-20 | 1977-04-20 | 相補型ｍｉｓ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52044463A JPS6015154B2 (ja) | 1977-04-20 | 1977-04-20 | 相補型ｍｉｓ半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53129986A JPS53129986A (en) | 1978-11-13 |
| JPS6015154B2 true JPS6015154B2 (ja) | 1985-04-17 |
Family
ID=12692181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52044463A Expired JPS6015154B2 (ja) | 1977-04-20 | 1977-04-20 | 相補型ｍｉｓ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015154B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167952A (ja) * | 1984-09-11 | 1986-04-08 | Nec Corp | Ｃｍｏｓ半導体装置 |
-
1977
- 1977-04-20 JP JP52044463A patent/JPS6015154B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53129986A (en) | 1978-11-13 |
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