JPS60152064A - 増幅ゲ−トサイリスタ - Google Patents
増幅ゲ−トサイリスタInfo
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- JPS60152064A JPS60152064A JP59246963A JP24696384A JPS60152064A JP S60152064 A JPS60152064 A JP S60152064A JP 59246963 A JP59246963 A JP 59246963A JP 24696384 A JP24696384 A JP 24696384A JP S60152064 A JPS60152064 A JP S60152064A
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- JP
- Japan
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- region
- distributed
- gate
- thyristor
- amplification
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/221—Thyristors having amplifying gate structures, e.g. cascade configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/114—PN junction isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/148—Cathode regions of thyristors
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/291—Gate electrodes for thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は増幅ゲートサイリスタに関する。
分布ゲート構造体を有する増幅ゲートサイリスタ素子が
広く用いられている。分布ゲート構造体ではゲートの長
さを延長し、伝導の広が９を増大することによって素子
の導通を助長している。
広く用いられている。分布ゲート構造体ではゲートの長
さを延長し、伝導の広が９を増大することによって素子
の導通を助長している。
物■藺に恵雷力の香エーナ外も乞匍士而妊辻が大きな素
子においては、分布ゲート構造をとらない場合、伝導広
が９時間は約１ｍｓである。
子においては、分布ゲート構造をとらない場合、伝導広
が９時間は約１ｍｓである。
この種素子で分布ゲート構造とすると、高周波数または
速い電流立ち上り速度もしくはその両者に対し有効であ
るが、素子の製造上のばらつきのために、内部増幅信号
が分布電極に隣接するカソード領域の一部分しか導通化
しない場合に、ＩＯＡ／４ｇ以下程度の小さな初期電流
の増加しか得られないといった問題がある。続いて発生
する伝導広がシに対しても、分布ゲート構造体はこれを
助長するよりもむしろ妨げている。
速い電流立ち上り速度もしくはその両者に対し有効であ
るが、素子の製造上のばらつきのために、内部増幅信号
が分布電極に隣接するカソード領域の一部分しか導通化
しない場合に、ＩＯＡ／４ｇ以下程度の小さな初期電流
の増加しか得られないといった問題がある。続いて発生
する伝導広がシに対しても、分布ゲート構造体はこれを
助長するよりもむしろ妨げている。
この発明はカソード領域全域に亘ル分散した多数の点で
、伝導を行なわせるゲート構造体を設けることによって
、こうした問題を解決するものである〇 この発明によると、増幅ゲート信号を横方向に分布する
だめの主カソード領域を有し、＜シ歯状にされた分布ゲ
ート構造体に補助カソード領域が接続された増幅ゲート
サイリスタであって、主カソード領域と分布ゲート構造
体の瞬接縁部間の領域に、増幅ゲート信号に対して優先
および遅延伝導路を与える、交互に異なる抵抗値の多数
の分散域を形成したことを特徴とする増幅ゲートサイリ
スタが提供される〇 以下、実施例を用いてこの発明の詳細な説明する。
、伝導を行なわせるゲート構造体を設けることによって
、こうした問題を解決するものである〇 この発明によると、増幅ゲート信号を横方向に分布する
だめの主カソード領域を有し、＜シ歯状にされた分布ゲ
ート構造体に補助カソード領域が接続された増幅ゲート
サイリスタであって、主カソード領域と分布ゲート構造
体の瞬接縁部間の領域に、増幅ゲート信号に対して優先
および遅延伝導路を与える、交互に異なる抵抗値の多数
の分散域を形成したことを特徴とする増幅ゲートサイリ
スタが提供される〇 以下、実施例を用いてこの発明の詳細な説明する。
この発明の詳細な説明を行なう前に、従来の分布ゲート
サイリスタについて述べる。第１＆、第１ｂ、第１ｅ図
において、サイリスタ素子は交互に導電形が異なる４個
の半導体層を有する。
サイリスタについて述べる。第１＆、第１ｂ、第１ｅ図
において、サイリスタ素子は交互に導電形が異なる４個
の半導体層を有する。
すなわち、１はアノード層、２はｎ形ベース層、３はｐ
形ベース層、４はカソードである。５はカソード電極を
示し、６は１次ゲート電極を宍わす。これらの電極の間
に、補助カソード領域７と分布ゲート構造体８とが設け
られ、分布ゲート構造体８は補助カソード領域７および
ｐ形ペース層３と部分的に重なる〇 第１ａ図に示すサイリスタ素子は全体として円形であシ
、中心に１次ゲート電極６を有し、環状リングからなる
補助カソード７は電極６と同心的に配置される。分布ゲ
ート構造体８も同心環状部を有し、この環状部の内側、
外側半径は補助カソード領域７の内側、外側半径よシも
若干長い。また分布ゲート構造体８は、環状部から延び
る細長い放射アームを有し、これらアームは等角度で離
間している。このゲート電極の中央環状部は、補助カン
−ドアおよび周囲のｐ形ペース層３と部分的に重なる。
形ベース層、４はカソードである。５はカソード電極を
示し、６は１次ゲート電極を宍わす。これらの電極の間
に、補助カソード領域７と分布ゲート構造体８とが設け
られ、分布ゲート構造体８は補助カソード領域７および
ｐ形ペース層３と部分的に重なる〇 第１ａ図に示すサイリスタ素子は全体として円形であシ
、中心に１次ゲート電極６を有し、環状リングからなる
補助カソード７は電極６と同心的に配置される。分布ゲ
ート構造体８も同心環状部を有し、この環状部の内側、
外側半径は補助カソード領域７の内側、外側半径よシも
若干長い。また分布ゲート構造体８は、環状部から延び
る細長い放射アームを有し、これらアームは等角度で離
間している。このゲート電極の中央環状部は、補助カン
−ドアおよび周囲のｐ形ペース層３と部分的に重なる。
分布ゲート８の外側縁部と素子の最外周に瞬接する狭い
帯状部分を除き、サイリスタの残余の表面の殆んど全体
が主カソード電極５で覆われている。このカソード電極
６はカソード領域４の外縁にも京なシペース層３へ延び
ている。
帯状部分を除き、サイリスタの残余の表面の殆んど全体
が主カソード電極５で覆われている。このカソード電極
６はカソード領域４の外縁にも京なシペース層３へ延び
ている。
この種の増幅ゲートサイリスタ素子の動作は多くの文献
から周知であるので、説明を省く。
から周知であるので、説明を省く。
他の図は第１ｍ、第１ｂ、第１ｃ図で述べた基本素子に
対するこの発明による改良点を示しておシ、図中同一部
分には同−符号全村しである。
対するこの発明による改良点を示しておシ、図中同一部
分には同−符号全村しである。
第２ｍ、第２ｂ図において、この発明の第１依佑５１１
−ｒ％片士ナリーー〇Ａ モ？γＮＡ、六／７’ ｋ
Ｑ ｎ縁部の間の領域内で、これらの部材の隣接縁部間
の間隙に変化をつけることによって、ペース層３ｖｆ−
通る優先および遅延伝導路を形成する。
−ｒ％片士ナリーー〇Ａ モ？γＮＡ、六／７’ ｋ
Ｑ ｎ縁部の間の領域内で、これらの部材の隣接縁部間
の間隙に変化をつけることによって、ペース層３ｖｆ−
通る優先および遅延伝導路を形成する。
第２ａ図では、主カソード電極４の内側縁が部分的に相
対的にへこまされる。すなわち、これらの部分は他の部
分より分布ゲート８の隣接縁から一層大きく離間させる
。この結果、タブ部（へこまされない部分）２０が得ら
れ、これらタブ部が主電極４からゲート８側へ突出する
ので、主電極４とゲート８との間に比較的狭い領域２が
形成される。これらのタブ２０はカソード電極４の内側
縁に沿い離間しているので、電極４とゲート８との間の
領域の長さ方向に分散した、多数のこのような領域２が
得られる◇第２ｂ図の構成例は第２ａ図のものと同じ効
果を奏するが、物理的に逆の形状を有している。
対的にへこまされる。すなわち、これらの部分は他の部
分より分布ゲート８の隣接縁から一層大きく離間させる
。この結果、タブ部（へこまされない部分）２０が得ら
れ、これらタブ部が主電極４からゲート８側へ突出する
ので、主電極４とゲート８との間に比較的狭い領域２が
形成される。これらのタブ２０はカソード電極４の内側
縁に沿い離間しているので、電極４とゲート８との間の
領域の長さ方向に分散した、多数のこのような領域２が
得られる◇第２ｂ図の構成例は第２ａ図のものと同じ効
果を奏するが、物理的に逆の形状を有している。
すなわちカソード電極４の内周は連続的であるが、分布
ゲート８の縁部がへこまされ、へこみ部分と非へこみ部
分が縁部の全長に沿って形成されてタブ２２を形成し、
複数個のタブ部分がカソード４に接近して、その間に領
域Ｚｔ−形成している。
ゲート８の縁部がへこまされ、へこみ部分と非へこみ部
分が縁部の全長に沿って形成されてタブ２２を形成し、
複数個のタブ部分がカソード４に接近して、その間に領
域Ｚｔ−形成している。
画構成例において、領域２０部分では分布ゲート８と主
力ンード４との間に短い伝導路が得られ、増幅ゲート信
号に対して好適な伝導路が形成される。したがってこの
実施例のサイリスタの動作時に、領域２とその周囲の領
域でまず主伝導が生じ、この主伝導が外側へ広がる。こ
れらの領域２では比較的低レベルの主回路電流（すなわ
ち７ノード電流）で伝導が開始するから、アノード電流
の立上シがゆつ＜）シていても、主カソード内の多数の
点が直ちに導通し、これらの点のそれぞれからカソード
の全領域に亘り、急速かつ効果的に伝導が広がる。
力ンード４との間に短い伝導路が得られ、増幅ゲート信
号に対して好適な伝導路が形成される。したがってこの
実施例のサイリスタの動作時に、領域２とその周囲の領
域でまず主伝導が生じ、この主伝導が外側へ広がる。こ
れらの領域２では比較的低レベルの主回路電流（すなわ
ち７ノード電流）で伝導が開始するから、アノード電流
の立上シがゆつ＜）シていても、主カソード内の多数の
点が直ちに導通し、これらの点のそれぞれからカソード
の全領域に亘り、急速かつ効果的に伝導が広がる。
第３図にこの発明の第２実施例を示す。この実施例では
、第２１、第２ｂ図のへこみ領域と同じ効果を、化学エ
ツチングまたは他の同等な処理によ多形成した四部によ
って達成している。
、第２１、第２ｂ図のへこみ領域と同じ効果を、化学エ
ツチングまたは他の同等な処理によ多形成した四部によ
って達成している。
これら四部の断面を３０で示す。しかして、多数の凹部
３０は残余のランド部（図示せず）によって互いに分離
される。ランド部はゲート８と、電極４との間に四部よ
りも広い低抵抗路を形成するから、優先伝導の領域２と
なる。四部３０の段差はベース層３の深さの約半分であ
り、凹部の下側のベース層の部分に対する影ｉ４１はな
い。したがって、ゲート８とカソード４との間のペース
ＪＭ３′ｔ−通る伝導路において、凹部３０の下側の伝
導路の厚さは、ランド部の厚さよりも減少し、四部３０
に対応するベース層３残余部の断面積が減少するので、
四部３０の下側の伝導路抵抗３１が増大する。
３０は残余のランド部（図示せず）によって互いに分離
される。ランド部はゲート８と、電極４との間に四部よ
りも広い低抵抗路を形成するから、優先伝導の領域２と
なる。四部３０の段差はベース層３の深さの約半分であ
り、凹部の下側のベース層の部分に対する影ｉ４１はな
い。したがって、ゲート８とカソード４との間のペース
ＪＭ３′ｔ−通る伝導路において、凹部３０の下側の伝
導路の厚さは、ランド部の厚さよりも減少し、四部３０
に対応するベース層３残余部の断面積が減少するので、
四部３０の下側の伝導路抵抗３１が増大する。
第４図に示すこの発明の第３実施例では、ベース層３中
の領域４０によって伝導遅延領域が形成される。領域４
０には反対の導電形の不純物が、ベース層の深さの一部
まで拡散されている。これらの領域４０は、拡散の除マ
スキングされた他の領域すなわち第３図のランド部およ
び第２１１第２ｂ図のタブに相当する領域と交互に形成
される。
の領域４０によって伝導遅延領域が形成される。領域４
０には反対の導電形の不純物が、ベース層の深さの一部
まで拡散されている。これらの領域４０は、拡散の除マ
スキングされた他の領域すなわち第３図のランド部およ
び第２１１第２ｂ図のタブに相当する領域と交互に形成
される。
ＫＬ Ｓ ＊ ｓ第５ｂ図に示すこの発明のさらに他の
実施例では、第２ ｍ ｓ第２ｂ、第４図に示した２つ
の実施例が効果的に組合せられる。分布ゲート電極８の
縁部の一部分と重なった下側に、例えばカソード４と同
時に拡散形成したｎ形不純物の領域５１が設けられる。
実施例では、第２ ｍ ｓ第２ｂ、第４図に示した２つ
の実施例が効果的に組合せられる。分布ゲート電極８の
縁部の一部分と重なった下側に、例えばカソード４と同
時に拡散形成したｎ形不純物の領域５１が設けられる。
これらの領域５１はその上側のゲート電極８の縁部の長
さを遮へいするので、領域５１の近傍でゲート電極８と
カソード４との間の路長が増大し、かつベース層３の厚
さが減少する。
さを遮へいするので、領域５１の近傍でゲート電極８と
カソード４との間の路長が増大し、かつベース層３の厚
さが減少する。
領域ｓ１間のスペース５２の部分にベース層の影響を受
けない領域が形成され、これらのベース層領域が初期導
通作動時の伝導点弧優先領域を構成する。領域５１は素
子の機能に積極的に参加しない。なぜなら、初期導通時
には、ゲート電極６がカソード電極５に対して順方向に
、？イアスされ、したがってｐ形ペース層３とｎ影領域
５１間の共通境界によ多形成された各ｐｍ接合が逆方向
にＡイアスされるからである。
けない領域が形成され、これらのベース層領域が初期導
通作動時の伝導点弧優先領域を構成する。領域５１は素
子の機能に積極的に参加しない。なぜなら、初期導通時
には、ゲート電極６がカソード電極５に対して順方向に
、？イアスされ、したがってｐ形ペース層３とｎ影領域
５１間の共通境界によ多形成された各ｐｍ接合が逆方向
にＡイアスされるからである。
強制的な導通状態下すなわちアノード回路の’ｆｆ１ｌ
襠ｔＴ＋ ｋｎ Ｍ＃ 僧（ｖｒ＋ （Ｊ Ｙ ／Ｊ
４ ％ −Ａｔ ４ Ａ ｎ Ａ ／ ａｈ −εｐ
ｉｌｐ Ｉ’Ｊ上の場合は、増幅ゲート信号も相応に増
加し、遅延伝導路（前述の高抵抗領域）の電流は依然と
して大きく、隣接するカソード縁部を導通させるのに充
分である。こうした状態は望ましく、優先および遅延路
の相対抵抗全調整することによって容易に達成できる。
襠ｔＴ＋ ｋｎ Ｍ＃ 僧（ｖｒ＋ （Ｊ Ｙ ／Ｊ
４ ％ −Ａｔ ４ Ａ ｎ Ａ ／ ａｈ −εｐ
ｉｌｐ Ｉ’Ｊ上の場合は、増幅ゲート信号も相応に増
加し、遅延伝導路（前述の高抵抗領域）の電流は依然と
して大きく、隣接するカソード縁部を導通させるのに充
分である。こうした状態は望ましく、優先および遅延路
の相対抵抗全調整することによって容易に達成できる。
伝導路に対応する領域内のみのスイッチングと、いずれ
かの場所でのスイッチングとの間の中間的なスイッチン
グレベルは、優先路領域のみの導通化条件よシも一層強
制的な導通化条件により、作動状態となる遷移領域すな
わち遅延度の低い領域によって得られる。かかる遷移領
域のいくつかのレベルを用いれば、第１遅延領域の他に
、一層強制的に漸次導通化する第２後続スイツチング遅
延領域が得られる。理論的には、領域感度の段階を連続
等級化できるが、実際上前述の３個の異なる領域すなわ
ち優先、遅延および１個の中間レベルで充分であること
が判明している。
かの場所でのスイッチングとの間の中間的なスイッチン
グレベルは、優先路領域のみの導通化条件よシも一層強
制的な導通化条件により、作動状態となる遷移領域すな
わち遅延度の低い領域によって得られる。かかる遷移領
域のいくつかのレベルを用いれば、第１遅延領域の他に
、一層強制的に漸次導通化する第２後続スイツチング遅
延領域が得られる。理論的には、領域感度の段階を連続
等級化できるが、実際上前述の３個の異なる領域すなわ
ち優先、遅延および１個の中間レベルで充分であること
が判明している。
第１ａ図は従来の分布ゲートサイリスタの平面図、第ｉ
ｂ、第１Ｃ図はそれぞれ１ｌＴ１ａ図の素子でのＡ−Ａ
線およびＢ−Ｂ線に沿う断面図、第２ａｓ第２ｂ図はこ
の発明の第１実施例での異なる構成を示す部分平面図、
第３図はこの発明の第２実施例の部分正面図、第４図は
この発明の第３実施例の部分正面図、第５＆図は第１、
第３実施例を組合せた第４実施例の部分平面図、第５ｂ
図は第５６図の素子のＸ−Ｘ線に沿う部分断面図である
。 ４・・・主カソード領域 ７・・・補助カソード領域８
・・・分布ゲート構造体 ２・・・瞬接縁部間の領域Ｆ
Ｉ０．３ Ｆｌｏ、４
ｂ、第１Ｃ図はそれぞれ１ｌＴ１ａ図の素子でのＡ−Ａ
線およびＢ−Ｂ線に沿う断面図、第２ａｓ第２ｂ図はこ
の発明の第１実施例での異なる構成を示す部分平面図、
第３図はこの発明の第２実施例の部分正面図、第４図は
この発明の第３実施例の部分正面図、第５＆図は第１、
第３実施例を組合せた第４実施例の部分平面図、第５ｂ
図は第５６図の素子のＸ−Ｘ線に沿う部分断面図である
。 ４・・・主カソード領域 ７・・・補助カソード領域８
・・・分布ゲート構造体 ２・・・瞬接縁部間の領域Ｆ
Ｉ０．３ Ｆｌｏ、４
Claims (1)
- 【特許請求の範囲】 １、 増幅ゲート信号を横方向に分布するための主カソ
ード領域を有し、＜シ歯状にされた分布ゲート構造体に
補助カソード領域が接続された増幅ゲートサイリスタで
あって、主カソード領域と分布ゲート構造体の間接縁部
間の領域に、増幅ゲート信号に対して優先および遅延伝
導路を与える交互に異なる抵抗値の多数の分散域を形成
したことｔ−特徴とする増幅ゲートサイリスタ。 ２、特許請求の範囲第１項において、主カソード領域と
分布ゲート構造体の隣接縁部間の分散域での間＠を異な
らせて、異なる抵抗値が与えられている増幅ゲートサイ
リスタ。 ３、特許請求の範囲第１項において、分散域で半導体領
域の厚さを異ならせて異なる抵抗値修＃４イ＋ＡＬ４ｍ
岨Ａ’に→／ ＩＩツＡ４、特許請求の範囲第３項にお
いて、厚さが交互に異なる領域で、該領域内の半導体材
に四部を形成して厚さを低減させている増幅ゲートサイ
リスタ。 １ 特許請求の範囲第４項において、凹部をエツチング
によ多形成している増幅ゲートサイリスタ０ ６、特許請求の範囲第１項、第２項、第３項、第４項ま
念は第５項において、分散域の領域内の半導体材に反対
の導電形不純物を拡散して異なる抵抗値域を形成してい
る増幅ゲートサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB08331028A GB2150347B (en) | 1983-11-21 | 1983-11-21 | Amplifying gate thyristor with zones of different cathode-gate resistance |
| GB8331028 | 1983-11-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60152064A true JPS60152064A (ja) | 1985-08-10 |
Family
ID=10552103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246963A Pending JPS60152064A (ja) | 1983-11-21 | 1984-11-21 | 増幅ゲ−トサイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0144141A1 (ja) |
| JP (1) | JPS60152064A (ja) |
| GB (1) | GB2150347B (ja) |
| IN (1) | IN161566B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3917100A1 (de) * | 1989-05-26 | 1990-11-29 | Eupec Gmbh & Co Kg | Thyristor |
| KR101779230B1 (ko) | 2009-12-22 | 2017-09-18 | 에이비비 슈바이쯔 아게 | 전력 반도체 디바이스 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998979A (ja) * | 1973-01-25 | 1974-09-19 | ||
| JPS5238392A (en) * | 1975-10-15 | 1977-03-24 | Nichimo Kk | Method of hauling at purse seine fishery |
| JPS53126283A (en) * | 1977-04-11 | 1978-11-04 | Toshiba Corp | Semiconductor controlling rectifier |
| JPS5466783A (en) * | 1977-11-07 | 1979-05-29 | Mitsubishi Electric Corp | Thyristor |
| JPS5644580A (en) * | 1979-09-19 | 1981-04-23 | Shinko Electric Co Ltd | Agitator of reflection furnace for aluminum and alloy thereof |
| JPS56122165A (en) * | 1980-02-29 | 1981-09-25 | Toshiba Corp | Semiconductor device |
| JPS583280A (ja) * | 1981-06-30 | 1983-01-10 | Toshiba Corp | サイリスタ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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