JPS60153568A - 高速画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野ノ コーナター／、アジマス圧縮、マルチルック処理等の画
像処理を高速で行う画像処理装置に関する。

（従来技術〕 従来、この種の画像処理装置は、汎用大我コンピュータ
あるいはミニコンピユータとアレイプロセッサ全組合わ
せたシステムで構成もれていたが、いずれも７オンノイ
マンをと呼ばれるコンピュータであった。この７オンノ
イマ／をコンピュータとは、ある瞬間に実行式れている
プログラムがただひとつであり、データのアクセスも、
演算砧令も、プログラムの７０−の制御もひとつのプロ
グラムに頼る我のコンピュータである。このため、デー
タが多量になるとメモリのアクセスに占有される時間が
増え、演算効率が低下するという欠点があった。

これ金改善する試みとして並列処理とパイプ２イ／処理
がよく知られている。並列処理は、第１図に示すように
、プロセッサ回路ｌ全アレイ状に数多く並べ動作させる
方式で、同一の処理を大量に実行する必要のある画像や
マトリックス演算に有力な方法であるが、ブーセッサ回
Ｗ＆ｌの数に見合うデータをメモリ回［２からプロセッ
サ回路ｌに供給することが難しいという欠点がある。

一方、パイプライン処理は、第２図に示すよう、に、１
つの処理を細分化し、それら會直列に接続して、各プロ
セッサ回路１を同時に高速で動作させることにより高速
化を行なう方法であるが一パイプラインに必ずデータ金
つめておくためのダミーオペレーションによる性能低下
が大さくなるという欠点がある。このように、７オンノ
イマン賊コンピユータには、高性能化を阻む障害が存在
していた。さらに、従来システムではシステム全体とし
てホストコンピュータは演算処理の他に伊気ディスク等
周辺装置の制御も行なわなければならず、また周辺装置
とコンビエータとのメモリアクセスの競合があるなどの
ため演算速度が低下する（発明の目的〕 本発明の目的は、これらの欠点を除去し、特に合成開口
レーダの画像処理のようにデータ量と演算量が膨大な計
算に対して高速でかつ処理の内容によって柔軟に対処で
さるようにした高速画像処理装置を提供することにある
。

（発明の構成） 本発明の高速画像処理装置の構成は、画像処理すべき生
データを受け初期データとして転送しかつ処理すべきプ
ログ２ムを出力するホストコンビエータ部と、このホス
トコンピュータ部からの初期データおよびプログラム全
党はリング状バス回路を介して各演算モジュールに供給
しこれら演算モジ瓢−ルに独立しであるプログ２ムに従
りて前記初期データの演算をそれぞれ行い最終データと
して出力するデータ駆動賊コンピュータ部と、このデー
タ駆動賊コンビ二−タ部からの最終データを前記ホスト
コンピュータ部によシ制御されて記１する記憶回路部と
全備え、これら各部がパイプライン的に処理上実行する
ことｔ−特徴とする。

本発明は、少なくともひとつのコントロールユニット回
路とリングバス回路と演算モジュール回路とをもつデー
タ駆動賊コ／ピエータ（ＴＩＰ）と、少なくともひとつ
の記憶回路と、ホストコ／ピユータとから成ハデータが
主体となって演算が行なわれる。すなわち、データが記
１回路から読み出されるとタグと呼ばれる名前ｔもらい
、リングバス回路内全移動し、各演算モジュール回路に
独立して存在するプログラムに従って演算が行なわれ、
演算が終ったデータは記は回路に書きこまれる。

本発明においては、各部の動作がブータラトリガとして
演算が行なわれるＯとと、可変長ノくイブツイン動作で
あることと、並列処理が行なわれ。

各構成要素がパイプ２イ／的に処理を実行することを％
徴とし、特に合成開口レーダの画像処理を高速で行うこ
とができる。

（実施例） 次に本発明の実施例について図面を参照して説明する。

第３図は本発明の実施例の合成開口レーダ高速画像処理
装置のブロック図金示す。この合成開口レーダ高速画像
処理装置は、データ柩動些コンピュータ（ＴＩＰ）３と
、外部記１回Ｗ＆４と、ホストコンピュータ５とから構
成される。このＴＩＰ３は、高速で外部記憶回路４とデ
ータの入出力を行ない、入力されたデータに対し高速で
演算を行なう機能１有する。外部記憶回路４は、データ
を記憶する機能を有し：ホストコンビネータ５あるいは
ＴＩＰ３とのデータの入出力を処理する。ホストコンピ
ュータ５はプログラムおよび初期データＱＴＩＰ３に出
力し、最終データ＝ｉＴ　Ｉ　Ｐ　３から入力し、外部
記憶回Ｗ＆４とデータの入出力の処理を行なう機能’ｔ
Ｎする。

ｉ７Ｈ，ＴＩＰ３は、コン）ａ−ルユニット回路３１と
、メインリング回Ｗ＠３２と、アドレッサユニット回路
３３と、オペＶ−７日ナルユニット回ｗｒ３４とから構
成される。コントロールユニット回路３１はメインリン
グ回路３２とホストコンビエータ５の間のデータの転送
のインタフェースを処理し、かつメモリイ／り７工−ス
回ｗｒ４１へ制御信号を送る。メインリング回路３２は
、コントロールユニツｌｌＷ＆３１を通して、ホストコ
ンビ島−夕５とデータの入出力を行ない、かつアドレッ
丈ユニツ）回路３：ｌ：オペレーシ目ナルユニット回路
３４との間のデータの受け渡し金行なう。

アドレッサユニット回路３３は、メインリング回ｌｉｆ
！！３２とコ／トロールユニット回Ｍ３１ｔ−介してホ
ストコンピュータ５から入力されたプログラムと初期デ
ータに基づいて、アドレス計算を行ない、このアドレス
によって外部記憶回路４と、大量のデータの入出力上行
ない、かつメインリング回路３２ｔ−介してオベレーシ
ロナルユニツＨＰＯｋ１３３４トテータのやシと９ｔ−
行なう。オペレージ日ナルエニｖｈ回路３４は、メイン
リング回路３２を介してアドレッサユニット回ｗ！Ｉ３
３とデータのや９とｐｔ−行ない、このデータに対して
、メインリング回Ｗ＆３２とコントロールユニット回路
ａｔｔ介してホストコンピュータ５から入力されたグロ
グ２ムと初期データに基づいてデータの演算上行なう。

Ｃｆ）Ｔ　Ｉ　Ｐ内部には、データが流れるバスの始点
と終点を連結させてリング状になりたリングバスがあｐ
、このりングバスは、メインリング回路３２とアドレッ
サユニット回路３３とオペレーク目ナルユニット回路３
４の内部に存在する。まｆｃ１演算モジュール回路も、
す／グバス回路と同じく回路３２，３３．３４の内部に
存在し、リングバス上流れるデータを必要に応じて取り
込み、プログラムによって規定された処理（演算）金行
う。

この演算モジュール回路は、それぞれ機能が異なってい
るが２例えば回路３２に３個、回路３３にｌθ個１回路
３４に１０個含まれている。

外部記１回路４は、メモリインタフェース回路４１と、
高速メモリ回路４２と、ディスクコントローラ回路４３
と、磁気ディスク回路４４とから構成される。メモリイ
ンタフェース回［４１はメモリ回路４２とのインタフェ
ースの処理を行い。

高速メモリ回路４２は高速のデータ入出力が可能な半導
体メモリからなシ、メモリイ／り７工−ス回＊４１を介
シてホストコンピュータ５あるいはＴｉＦ４とデータの
入出力を行なう。ディスクコントａ−２回％４３はメモ
リイ／り７工−ス回路４１からの１ｌｌＪ　１１信号に
より磁気ディスク回路４４０制ａｔ−行なう。磁気ディ
スク回路４４は、大容量の磁気ディスクであり、ディス
クコｙ　）　ｏ−９回路４３七通してデータの入出力金
貸う。

第４図は本発明による合成開口レーダの画像処理のフロ
ー図を示す。図において、合成開口Ｖ　−ダの生データ
６はホストコンビエータ５により制御されそのメインメ
モリ回−＊５１ｔ”介して高速メモリ回路４２に転送さ
れる。仁の高速メモリ回路４２上のデータはＴｉＦ４に
よって処理される。

このデータが％ＴＩＰ３によってメモリ回路４２から読
出されると、タグと称される名前（実際には番号）が付
けられ、リングバス回路内を移動し、各演算モジエール
回路に独立にあるプログラムに従って演算が行われる。

この場合の演算は各タグを手掛りとして演算モジニール
が処理を行う。また、同一タグをもったデータは全く同
一の処理が行わｎるが、これらタグによる処理は、あら
かじめ各演算モジエールにある演算プログラムによシ規
定される。ＴｉＦ４によシ処理されたデータは、ディス
クコントａ−２回路４３ｔ−介して磁気ディスク回路４
４に転送されてここに格納される。ここで、ＴｉＦ４と
、ホストコンピュータ５と、外部記憶回路４の磁気ディ
スク（４４）とは別々のバスをそれぞれアクセスしてお
タ、各動作がバスの切換によってメモリアクセスの競合
もすく同時に実行できるので、システムレベルでパイプ
ライン動作が行われることになる。

本発明においては、グログ２ムによりてパイプ２イ／構
成（長さ）全自由に変更できる可変長パイプフィン動作
となっている。すなわち、アルゴリズムによって演算の
順序や種類は異なるが、プログラムによってアルゴリズ
ムに合わせたパイプラインを形成することが可能である
。また、前述のように各演算モジエールは合計２３個存
在するが、これらｉそれぞれ同時に動作することが可能
なため並列動作をすることになる。

（発明の効果ン 以上説明したように１本発明は、合成開口レーダのデー
タを、データ駆動をコンピュータ（ＴＩＰ）と記障回路
とホストコンピュータとから成る装置によシ処理するの
で１合成開口レーダの画像処理を高速で処理することが
出来る。

【図面の簡単な説明】

第１図は従来の並列処理装置の構成を示すブロック図、
第２図は従来のパイプライン処理装置の構成を示すブロ
ック図、第３図は本発明の一実施例を示すブロック図、
第４図は第３図に示した回路を使用した場合のデータの
流れを示す７０−図である。図において ｌ・・・・・・プロセッサ回路％　２・・・・・・メモ
リ回路、３・・・・・・データ駆動型コンピュータ（Ｔ
ＩＰＪ、３１・・・・・・コントロールユニッ）ＤｏＪ
３２・・・・・・メインリング回Ｗ！ｒ％　３３・・・
・・・アドレッ丈ユニット回ｗ！ｒ％３４・・・・・・
オペレーショナルユニット回路、４・・・・・・外部記
１回路、４１・・・・・・メモリインタフェース回路、
４２・・・・・・高速メモリ回路、４３・・・・・・デ
ィスクコントローラ回ｗｒ％　４４・・・・・・磁気デ
ィスク回路、５・・・・・・ホストコンピュータ、５１
・・・・・・メインメモリ回路、６・・・・・・生デー
タ である。 峯１＠　を２創 峯３回 竿４凹

Claims (1)

【特許請求の範囲】
1. 画像処理すべき生データを受け初期データとして転送し
   かつ処理すべきプログラムを出力するホストコンピュー
   タ部と、このホストコンピュータ部からの初期データお
   よびプログラムを受けリング状バス回路ヲ介して各演算
   モジーールに供給しこれら演算モジュールに独立しであ
   るプログラムに従って前記初期データの演算をそれぞれ
   行い最終データとして出力するデータ駆動賊コンピュー
   タ部と、このデータ駆動をコンビ瓢−タ部からの最終デ
   ータを前記ホストコンピュータ部によ多制御されて記憶
   する記は回路部とを備え、これら各部がパイプライン的
   に処理を実行することを特徴とする高速画像処理装置。