JPH02294866A

JPH02294866A - 記憶制御方式

Info

Publication number: JPH02294866A
Application number: JP1116291A
Authority: JP
Inventors: Tadaaki Isobe; 磯部　忠章; Toshiko Isobe; 磯部　敏子
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1989-05-10
Filing date: 1989-05-10
Publication date: 1990-12-05
Anticipated expiration: 2010-08-23
Also published as: JPH0778786B2; DE4014733A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｃ産業上の利用分野〕本発明は記憶制御方式に関し、特にマルチプロセッサシ
ステムにおける共有記憶装置とバッファ記憶装置の一致
制御方式に関する。

〔従来技術〕

近年の計算機システムでは、主記憶装置（ＭａｉｎＳｔ
ｒａｇｅ，以下ＭＳと略記する）の内容をＭＳよりも高
速の素子で構成したバッファ（又はヰヤッシ：Ｌ）記憶
装置（Ｓｕｆｆｅｒ　Ｓｔｒａｇｅ，以下ＢＳと略記す
る）に格納しておき、処理装置からの高速なアクセスを
可能にしている。

最近、各々にＢＳを備えた複数の命令プロセッサによっ
てＭＳが共有される、いわゆるマルチプロセッサシステ
ムが注目されているが、このようなマルチプロセッサシ
ステムでは、他の命令プロセッサからＭＳに対してスト
ア動作が行われた際に、ＭＳとＢＳとの一致保証制御が
必要となる。

かかる技術について記載されている例としては、特公昭
５４−４０１８２号公報がある。

上記公報に記載された方式によれば、ＢＳにＭＳ内のア
ドレスを登録しておく管理テーブル（Ｂｕｆｆｅｒ＾ｄ
ｄｒｅｓｓ　Ａｒｒａｙ，　　以下ＢＡＡと略記する）
を設けるとともに、これとは別個に独立して第２の管理
テーブル（Ｆｒｏｎｔ　Ａｄｄｒｅｓｓ　Ａｒｒａｙ，
以下ＦＡＡと略記する）を設けている。このＦＡＡは、
他の命令プロセッサから参照されるストアアドレスチェ
ックのための管理テーブルであって、ＭＳとＢＳ間の一
致制御を高速に処理するものである。

さらに最近では科学技術計算を高速に処理するために、
ベクトル処理装置（Ｖｅｃｔｏｒ　Ｐｒｏｃｅｓｓｏｒ
以下ＶＰと略記する）が用いられるようになってきてい
る。このｖＰは、ベクトルデータを保持するベクトルレ
ジスタ　（Ｖｅｃｔｏｒ　Ｒｅｇｉｓｔｅｒ，以下ＶＲ
と略記する》と、上記ベクトルデータを演算する演算器
とをそれぞれ複数個備えている。このようなＶＰにおけ
る制御方式としては、一つのベクトル命令のベクトルデ
ータを複数グループの要素に分割し、各グループ毎に並
列に演算を実行する要素並列処理方式を採用しているも
のが多い。この場合には、ＶＰからＭＳをアクセスする
際に、分割された要素単位に並列に複数のアクセス要求
制御装置（リクエスタ）に割当てて処理を行う。

このようなＶＰとＢＳとを備えたスカラ処理装置（Ｓｃ
ａｌａｒ　Ｐｒｏｃｅｓｓｏｒ，　　以下ＳＰと略記す
る）を各々１台ずつ備えたＭＳ共有型システムにおいて
、ｖＰからＭＳへのストア動作の処理に必要なＦＡＡの
ハードウエア量を削減するための方式として、特願昭６
　３−３　８　０　０号に記載されたものがある。

〔発明が解決しようとする課題〕

ところが、上記従来技術では、前述のような複数のＶＰ
と複数のＳＰとからなるマルチプロセッサシステムに関
しては何ら考慮されていなかった。

すなわち、１台のＶＰが発行したストアリクエストに対
しては、全ＳＰのＢＳに対応するＦＡＡを検索する必要
があり、そのために各リクエスタに対応した数だけのＦ
ＡＡを設けるようにすると、（ｖｐ台数）Ｘ　（ＳＰ台
数）分のＦＡＡが必要となり、ハードウエア量が極端に
増大して、事実上、システムの実現が不可能になってし
まう。

一方、ＦＡＡの数を少なくすると、ＦＡＡ検索待ちのた
めの無駄な時間が大量に発生し、システムの性能が大幅
に低下してしまうといった不都合があった。

本発明の目的は上記課題を解決し、複数のストアリクエ
スタを備えた複数のＶＰと、各々ＢＳを備えた複数のＳ
Ｐと、これらのＶＰおよびＳＰにより共有されるＭＳか
ら構成されるマルチプロセッサシステムにおいて、小数
のＦＡＡで効率的にＭＳとＢＳとの間の一致制御を行う
ことが可能な記憶制御方式を提供することにある。

〔課題を解決するための手段〕

本発明の記憶制御方式は、主記憶装置と、主記憶装置を
共有する２以上のプロセッサとからなり各プロセッサは
上記主記憶装置の情報の一部の写しを保持するバッファ
記イ，キ装置を備えているマルチプロセッサシステムに
おいて、一つのプロセッサが所定の期間内に書き換えた
主記憶装置の記憶領域を抽出し、該領域内の情報が他の
プロセッサのバッファ記憶装置に取り込まれているか否
かを検索するとともに、取り込まれていた場合にはこの
バッファ記憶領域中の該当情報を無効化するように制御
するものである。

すなわち、プロセッサから発行される複数のストアリク
エストのアドレスから共通のビット位置と値とを検出す
ることにより、ストアした領域を示すアドレスを抽出す
る機構と、該抽出したアドレス領域の情報が各ＳＰ内Ｂ
Ｓに取り込まれているか否かを判断するためにＢＳの管
理テーブルを順次検索する機構と、取り込まれていた場
合には当該情報を無効化する機構を備えるものである。

また、上記アドレス領域の検索を高速に処理するため、
検索専用に管理テーブル（ＦＡＡ）を備えるものである
。

さらに、抽出したアドレスでＦＡＡの検索を行うよりも
個別のストアリクエストのアドレスでＦＡＡを検索する
方が短時間に終了するか、もしくは効率的な無効化処理
が行える（過剰な無効化処理を低減できる）と判断され
る場合のために、ストアリクエストを発行するＶＰから
の指示により、上記二つの検索手段を切り換えて処理す
る機構を備えるものである。

〔作用〕

上記した手段によれば、ＶＰが発行した複数個のストア
リクエストを少なくとも一つの抽出アドレスに縮退させ
て各ＳＰに対応するＦＡＡを検索する。これによって、
ＭＳ上のある領域が各ＳＰのＢＳに取り込まれているか
否かを判定できるため、ストアリクエスタ対応にＦＡＡ
を設ける場合よりも小数のＦＡＡで検索処理を正常に行
うことができる。

また、ｖＰが発行する一連のストアリクエストの数が少
なくて、アドレス抽出によるＦＡＡ検索が、個別のスト
アリクエストによるＦＡＡ検索よりも長時間必要になる
と判断される場合や、ＶＰが発行する複数個のストアリ
クエストのアドレスが主記憶上の広範囲な領域に分散し
ており、アドレス抽出処理によるＦＡＡ検索では過剰に
ＢＳの無効化処理が行われると判断される場合には、個
別のストアリクエストによるＦＡＡ検索処理に切り換え
るよう制御する。これによって、アドレス抽出処理によ
るＦＡＡ検索にともなう特定ケースでの処理時間の増大
、過剰な無効化処理の削減（システム性能の向上）を実
現することができる。

〔実施例〕

まず、本発明の実施例を第２図に関して説明する。

第２図は本発明の一実施例を示すベクトル処理装置のマ
ルチプロセッサシステムの主要部の構成を示すブロック
図である。

同図において、１はＭＳであり、該ＭＳＩは腹数（ここ
では２台）のＳＰ３．４および複数のＶＰ５．６によっ
て共有されている。２はＭＳＩに対するＳＰ３．４およ
びＶＰ５．６からのリクエストを制御する記憶制御装置
（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒ，　　以下Ｓ
Ｃと略記する）である。

ＳＰ３は、ＢＳ３１とこのＢＳ３１のＭＳＩ内のアドレ
スを登録しておくためのＢＡＡ３０を備えている。また
ＶＰ５は一対のＶＲ５１Ａと５１Ｂとを有しており、こ
れらに対応したストアリクエスタ５０Ａ，５０Ｂを備え
ている。上記ＶＲ５ＩＡ，５１ＢはＭＳｌ上のデータ（
ベクトルデータ）の写しを保持するためのものであり、
上記ＳＰ３におけるＢＳ３１と同様の機能を有している
。

ただし、各ＶＲ５１Ａ，５１Ｂはレジスタであり、ソフ
トウエアにより管理され、ＢＳのようなハードウェアに
よるＭＳ１との情報の一致保証制御は行わない点が特徴
である。

ＳＰ４およびＶＰ６も上記に説明したＳＰ３，ＶＰ６と
同種の構成となっている。すなわち、ＳＰ４はＢＡＡ４
０，ＢＳ４１を備え、ＶＰ６はＶＲ６１Ａ，ＶＲ６１Ｂ
およびストアリクエスタ６０Ａ，６０Ｂを備えており、
これらの機能は上記ＳＰ３およびＶＰ５で説明したもの
と同様である。

本実施例において、上記ＶＰ５，６は、要素並列方式で
演算を実行する。たとえば、ＶＰ５でＶＲ５１Ａ，５１
ＢのデータをＭＳＩのある領域に格納するストア命令が
発行されると、ＶＲ５１Ａ，５１Ｂのデータを要素単位
に２分割して、第１要素はりクエスタ５０Ａ１第２要素
はりクエスタ５０Ｂのように、二つのりクエスタに分割
して割り当てる。リクエスタ５０Ａ，５０Ｂは、各々Ｍ
Ｓ１に対してストアリクエストを発行する。以上の処理
は、ＶＰ６においても同様である。

ＳＣ２は、ＢＡＡ３０および４０の写しであるＦＡＡ２
３および２４と、ＶＰ５．６が発行するストア命令の対
象領域が各ＳＰ内ＢＳに取り込まれているか否かを検索
するための検索機構２５．２　６　（Ｒｅｆｅｒｅｎｃ
ｅ　ｔｌｎｉｔ，　　以下ＲＥＦ２５，２６と略記する
）を備えている。このＲＥＦ２５，２６には、各々のＶ
Ｐ５，６に対応するストアリクエスク５０Ａ，５０Ｂ．
６０Ａ，６０Ｂから送られてくる複数個のストアアドレ
スからストアしている領域アドレスを抽出する機構と、
その抽出アドレスを基に、ＢＳ３１．４１に該領域が取
り込まれているか否かを順次ＦＡＡ内を検索する機構お
よび各ＢＡＡ対応の検索専用ＦＡＡを備えている。

まず、ＶＰ５から一つのベクトルストア命令が発行され
た場合について全体的な動作を説明する。

ＶＰ５で一つのベクトルストア命令が起動されると、要
素並列方式によりベクトルストアデータを複数個のスト
アリクエスタ５０Ａ，５０Ｂに分割して割り当てる。複
数個のストアリクエスタ５０Ａ，５０Ｂから発行される
ストアリクエストアドレスは、信号線５ａ，５ｂを介し
てＳＣ２に送られてＲＥＦ２５にふいて順次送られてく
る複数個のアドレスの共通ビットを抽出する「領域アド
レス抽出処理」が行われる。ここで求められる抽出アド
レスは、該ベクトルストア命令が書き換えるＭＳＩの領
域を示すものである。この抽出アドレスを基に、ＲＥＦ
２５内に設けられた検索専用の二つのＦＡＡ　（ＦＡＡ
　２　３．２　６に各々対応する機構）をサーチする。

ここで、本システムのバッファ管理は、セットアソシア
ティブ方式を採用しているものとして、検索ではＦΔΔ
のカラムアドレスを順次変化させて必要なエントリを調
査する。なお、この検索で通常の個別リクエストアドレ
スによるＦＡＡ検索と異なることは、個別リクエストに
よる検索が各カラムに登録されているアドレス全ビット
との比較を行うのに対して、抽出アドレスによる検索で
は、複数個のリクエストアドレスの中で変化しなかった
ビットだけを比較の対象とすることである。これによっ
て効率的な検索が可能となる。

上記Ｆ　Ａ　．Ａ検索をしている間に、抽出アドレスと
一致したカラムが検出されると、ＢＳ内に取り込まれて
いるデータを無効化するために、ＦＡＡ２３または２４
　（もしくは両方）に対して該カラムの無効化処理要求
が送出される。ＦＡＡ２３．２４では、この要求を受け
取ると、自身の管理テーブル内の該当力ラムを無効化す
るとともに、ＲＥＦ２５，２６内のＦＡＡおよびＢＡＡ
３０，４０に該当力ラムの無効化要求を送出する。ＢＡ
Ａ３０，４０およびＲＥＦ２５．２６内のＦＡＡがこの
要求を受け取ると、各管理テーブル内の該当力ラムを無
効化する。ここで、ＲＥＦ２５，２６内で検索した結果
、無効化処理が必要となった場合でも、直接ＲＥＦ２５
，２６内のＦＡＡを無効化せずに、一旦ＦＡＡ２３また
は２４を介して無効化処理を行うのは、ＦＡＡ２３．２
４に対するＳＰ３．４からのＦＡＡ登録処理との時間差
によるＦＡＡ２３．２４とＲＥＦ２５．２６内のＦＡＡ
との内容の不一致を防ぐためである。

第８図（ａ）には、本実施例で採用しているＢＡＡ（Ｆ
ＡＡ）の構造を示している。本実施例におけるＢＳ管理
方式では、セットアソシアティブ方式として、たとえば
ロウ数は２、カラム数は１６とする。上記ＢＳへのデー
タ登録単位は６４バイトのブロックであり、テーブル内
の各エントリの登録アドレスは、２１ビットである。第
８図ら〕には、実アドレスの各ビットと、バイトアドレ
ス．ブロック内アドレス，カラムアドレス，上位アドレ
スとの対応を示している。

第１図は、ＳＣ２におけるＦＡＡ，ＲＥＦ関連の詳細構
造を示したものである。

ＳＰＯ，ＳＰＩより信号線３ａ，３ｂを介して送られて
くるＦＡＡへの登録要求（各ＳＰのＢＳ３１．４１への
取り込みにともなう）や無効化要求（ＭＳへの書き込み
にともなう他ＳＰ内ＢＳデータの無効化）を選択回路２
７が受け付：ナ、目的のＦＡＡ（ＦＡＡ２３またはＦＡ
Ａ２４＞に対する処理を行う。ここでＳＰＯ，ＳＰ１か
らの登録要求であれば、各々ＦＡＡＯ　　（２３），Ｆ
ＡＡＩ（２４）に対して登録の動作を行い、ＳＰＯ，Ｓ
Ｐ１からの書き込みにともなう無効化要求に対しては、
各々ＦＡＡＩ　（２４），ＦＡＡＯ　（２３）で各書込
アドレスが登録されているか否かを検査し、登録されて
いた場合には、該エン｝　Ｕを無効化する。このような
ＦＡＡ２３．２４に対する処理は、同様の要求が信号線
３ａ，３ｂを介してＲＥＦ２５内のＦＡＡ２５Ａ，２５
ＢおよびＲＥＦ２６内のＦＡＡに対して送られて実行さ
れる。

一方、ＶＰＯ，ＶＰＩから送られてくるストアリクエス
トアドレスは、ｖＰＯの場合、信号線５ａ，５ｂを介し
てアドレス抽出機構２５０に人力される。ここで複数個
のアドレスから共通ビット（値が同一のビット）を抜き
出した領域アドレスを抽出し、ＦＡＡ検索制御機構２５
１に送出する。

このＦＡＡ検索制御機構２５１によって上記抽出アドレ
スが各ＦＡＡ２５Ａ，２５Ｂ内で検索される。この検索
処理で一致するエントリを検出した場合には、該エント
リの無効化要求を信号線２５ａ，２５ｂを介して目的の
ＦＡΔ０（２３）またはＦＡＡＩ　（２４）に対して送
出する。選択回路２７は、この要求を受け取ると、ＦＡ
Ａ内の当該エン｝　ＩＪの無効化処理を行い、その後、
ＢＡＡ　３０，４０およびＲＥＦ２５，２６内ＦＡＡと
同様の無効化処理要求を送出する。

以上の処理によってＶＰＯから発行されたベクトルスト
ア要求にともなうＳＰＯ，ＳＰＩ内ＢＳ３１．４１の無
効化動作が完了し、ＭＳと各ＢＳ内のデータの一致性が
保証されることになる。なお、以上の処理はＶＰＩから
のベクトルストア要求に対してもＲＥＦ２６を使用して
同様に処理される。

第３図は、上記アドレス抽出機構２５０の詳細を示した
ものである。なお、アドレス抽出機構２６０についても
同様である。

信号線５ａ，５ｂを介して送られるＶＰＯ　　（５）か
らの要求は、一旦先人先出型のスタック７０７１に入力
される。なお本実施例ではスタック７０．７１に対して
同時に人力される検索要求は、抽出アドレス検索要求と
個別リクエスト検索要求とが混在することのないように
、ストアリクエスタ５０Δ，５０Ｂ，６０Ａ，６０Ｂを
制御している。このスタック７０．７１に人力された要
求は上記のように人力順に順次取り出され、以降の論理
に供給される。ここでスタックの出力である７０ａ，７
１ａはＦＡＡ検索アドレスであり、７０ｂ，７ｌｂはＦ
ＡＡ検索要求、７０ｃ，７１ｃは個別リクエスト検索要
求、７０ｄ，７１ｄはアドレス抽出開始指示、７０ｅ，
７１ｅはアドレス抽出終了指示である。

アドレス抽出処理は、個別リクエスト検索要求７Ｑｃ，
７１Ｃがともに″０″である時に、スタック７０．７１
の要求を同時に処理することにより進められる。検索ア
ドレスは、選択回路７５で７０２が選択されてレジスタ
７６に入力される。

これと同時に、アドレス７０ａと７１ａとが比較回路７
２でビット毎に比較され、一致しているビットを″　１
”、不一致のビットを２０”としてバリッドビットレジ
スタ７７に対して抽出バリツドビット情報としてセット
する。他の要求信号は、スタック７０．７１の出力７０
ｂ，７ｌｂ，７０ｃ．７１ｃ，７０ｄ，７１ｄ，７０ｅ
，７１ｅを各々ＯＲゲート７４６〜７４９で論理和をと
り、各々フリップフロップ７７０〜７７３にセットする
。アドレス抽出処理であることをＯＲゲート７４の負極
抽出が″　１”になることで検出すると、Ｏ　Ｒゲー　
ト　７４２，　　　７４３，　　ＡＮＤ　ゲー　ト　７
　４　４７４５を介して各スタック７０．７１に対して
出力ポインタの更新を指示する。

次に、レジスタ７６．７７およびフリップフロップ７７
０〜７７３に対してスタック７０．７１から取り出され
た要求は、これがアドレス抽出処理の開始指示付きのも
のであれば、この条件をＡＮＤゲート７７５で検出し、
抽出バリッドビット情報をレジスタ７７の出力を選択す
るように選択回路７９を制御してレジスタ７８１にセッ
トする。

ここで検索アドレスについては毎回レジスタ７６の値が
レジスタ７８０にセットされる。一旦抽出処理が開始さ
れると、順次送られて来る検索アドレスを比較回路７８
で前回のアドレスとビット単位に比較する。その比較結
果が一致している場合には”　１”、不一致の場合には
”０″となる。この比較回路７８の出力と、レジスタ７
７の出力である新たな抽出バリッドビット情報と、前回
の抽出バリッドビット情報であるレジスタ７８１の出力
とをビット毎にＡＮＤゲート７８４で論理積をとり、抽
出バリッドビッζ情報としてレジスタ７８１にセットす
る。この処理をアドレス抽出終了指示付要求が現れるま
で順次繰り返す。ＡＮＤゲ−｝７７６で、アドレス抽出
終了指示を検出すると、フリップフロップ７８３を経由
して抽出アドレス検索要求２５０ｂとしてＦＡＡ検索機
構２５１に送出する。この時、レジスタ７８０，７８１
の値が、各々抽出アドレス２　５　０　ａ．抽出バリッ
ドビット情報２５０ｖとして同時に送出される。

一方、個別リクエスト検索要求を処理する場合は、スタ
ック７０．７１の要求を交互に取り出して以降の論理に
供給する。検索アドレス７０ａ，７１ａの選択回路７５
における選択は、１ビットカウンタを構成するフリップ
フロツプ７３の出力によって制御される。フリップフロ
ツブ７３の出力が″０”ならばアドレス７０ａが、また
”１″ならばアドレス７１ａが選択される。検索要求が
選択されると、フリップフロップ７３の出力が″０″の
場合は、インバータ回路７３０→ＡＮＤゲー　ト　７　
４　０　→Ｏ　Ｒゲー　ト　７　４　２→ＡＮＤ　ゲー
　ト　７４４を経由してスタック７０の出力ポインタの
更新を指示する。一方、フリップフロップ７３の出力が
”１″の場合には、ＡＮＤゲート７４１→ＯＲゲート７
４３→ＡＮＤゲート７４５を介してスタック７１の出力
ポインタの更新を指示する。

さらに個別リクエスト検索要求の処理中は、ＯＲゲート
７４．７４６とＡＮＤゲート７３９を介して、１ビット
カウンタ　（フリップフロツプ７３）を更新する。

次に、個別リクエスト検索要求がレジスタ７６，フリッ
プフロップ７７０，７７１に取り出されると、フリップ
フロップ７７０，７７１の出力をＡＮＤゲート７７４を
介してフリップフロップ７８２にセットし、ＦＡＡ検索
機構２５１に対して個別リクエスト検索要求信号２５０
Ｃを送出する。

この際、検索アドレス２５０ａも、レジスタ７６，７８
０を経由してＦＡＡ検索機栂２５１に送出される。なお
、ここではバリッドビット情報は意味を持たない。

第４図は、ＦＡＡ検索機構２５１とＦＡＡ２５Ａ，２５
Ｂの詳細を示している。

まず、抽出アドレス検索の場合について、その動作を説
明する。アドレス抽出機構２５０から抽出アドレス検索
要求２５０ｂを受け取ると、検索処理中を示すフリップ
フロツブ８０６をセットするとともに、検索アドレス２
５０ａをレジスタ８ｏｏ，ｇｏｉに、抽出バリッドビッ
ト情報をレジスタ８０２にそれぞれセットする。なお、
レジスタ８０２に人力する抽出バリッドビット情報は変
換回路８１３を介して一部変換を施す。この変換回路８
１３の詳細を示したのが第５図である。当該回路では、
カラムアドレスの４ビットに対応するバリッドビット　
（上位からｖＱ，Ｖｌ，Ｖ２，Ｖ３）に対して、”００
００’．　　　１０００”１１００″，　　　１１１０
”．　　　１１１１″のビット列パターンに変換するも
のであり、上位ビットから”■”が連続する場合につい
てのみ対象ビットを“　１″とするものである。すなわ
ち、ＡＮＤゲー｝８１３２で、変換前の４ビットすべて
が１”であることを検出した時のみに、変換後の全ビッ
トを”　１″とし、ＡＮＤゲート８１３１で変換前の上
位３ビットが”ｌ″のときに変換後の上位３ビットだけ
を″　１″とし、さらにＡＮＤゲート８１３０で変換前
の上位２ビットが″１”のときに、変換後の上位２ビッ
トだけを”１”とし、変換前の上位１ビットが”　１”
のときに、変換後の上位１ビットだけを”　１″とする
。つまり、この処理は変換前のビット列中に”ｌ”の間
に”０”があった場合に”０″のビット位置以下のビッ
トを”０”に変換するものである。

また、レジスタ８０１に人力するカラムアドレスは、変
換後の抽出バリッドビット情報と、信号線２５０ａを介
して送られて来る検索アドレス中のカラムアドレスとゲ
ート８１２で論理積をとり、さらに選択回路８０３で選
択して作成される。ここで、選択回路８０３は、抽出ア
ドレス検索要求２５０ｂを受け付ける時にのみ該ゲート
８１２の出力信号を選択するよう制御する。

抽出アドレス検索に必要な情報が設定されると、直ちに
ＦＡＡの検索が開始される。ここでＦＡＡ２３．２４か
らのＦＡＡ２５Ａ，２５Ｂへの登録／キャンセル要求が
なければ、カラムアドレス・上位アドレスが選択回路８
２２〜８２５を介してＦＡＡ２５Ａ，２５Ｂに送られて
管理テーブルを参照する。ここで、指示されるカラムア
ドレスに対応する管理テーブルのエントリを読み出して
、レジスタ８０２の抽出バリッドビット情報を基に、ア
ドレス比較回路２５Ａ０．２５Ａ１．２５Ｂ０．２５Ｂ
１で上位アドレスと比較する。

第６図は、アドレス比較回路２５ＡＯ〜２５Ｂ１の詳細
を示したものである。レジスタ８００　（第４図参照）
からの上位アドレスと、ＦＡＡの管理テーブルから読み
出したアドレスをビット毎に排他的論理和ゲート９００
〜９０２で比較し、各ゲートの出力と、ビット対応の抽
出バリッドビット情報と、ＡＮＤゲート９１０〜９１２
で論理積をとり、その出力をＮＯＲゲート９２０でまと
め、さらに検索処理中であることを示すフリップフロッ
プ８０６の出力をＡＮＤゲート８０７、ＯＲゲー｝８１
０を介した信号とＡＮＤゲート９３０で論理積をとって
これを一致信号とする。

この第６図に示す比較回路の機能は、抽出バリッドビッ
トが”　１″の位誼のアドレスビットについてのみ比較
対象として一致／不一致の判定を下すというものである
。該比較回路２　５ＡＯ〜２５Ｂ１で一致を検出すると
、該エン｝　ＩＪを無効化するために信号線２５ａ，２
５ｂを介してＦＡＡ　２３，２４に無効化要求を送出す
る。

一つのカラムアドレスの検索が終了すると、カラムアド
レスを加算回路８０４において″　１″だけ増加させて
、再度力ラムアドレスレジスタ８０ｌにセットする。こ
の際、選択回路８０３は、加算回路８０４の出力を選択
するように制御する。

またレジスタ８０１へのセット指示は、フリップフロッ
プ８０６の出力をＡＮＤゲート８０７およびＯＲゲート
８ｌ４を介して生成する。なお、ここでこのセット指示
はＦＡＡ２３．２４からの登録／キャンセル要求がある
場合に、ＡＮＤゲート８０７において抑止される。

以上のようにして、カラムアドレスは順次”１”ずつ増
加させられ、それに伴ってＦＡＡの管理テーブル内が検
索されていく。このようなカラムアドレスの増加は、レ
ジスタ８０２にセットされた抽出バリッドビット情報の
カラムアドレスに対応するビットにおいて、該ビット値
が”０″のビットのカラムアドレスのすべての組み合わ
せが計算された時点で終了する。つまり、　　１”であ
る最下位の抽出バリッドビット位置に対して加算回路８
０４内で桁上げが生じた段階でカラムアドレスの増加が
停止され、ＦＡＡ検索が終了する。このときの条件は、
加算回路８０４の各桁の桁上げ信号と、抽出バリッドビ
ット中のカラムアドレスに対応する情報により生成され
、これによってフリップフロツプ８０６をリセットして
ＦＡＡ検索処理を終了させる。

第７図には上記終了条件検出回路の詳細を示す。

抽出バリッドビット　（カラムアドレスに対応する。

上位からｖＯ，ｖｌ，ｖ２，ｖ３）と加算回路８０４の
桁上げ信号（上位からｃｌ，ｃ２．ｃ３）との論理積を
ＡＮＤゲート８０５０〜８０５２でとり、さらにこれを
ＯＲゲート８０５３でまとめることによって終了条件を
検出する。

以上に説明した一連の処理によって、抽出アドレス検索
の処理が行われる。

次に個別リクエスト検索処理の動作について説明する。

第４図において、個別リクエスト検索要求２５０Ｃを受
け取ると、抽出バリッドビットを変換回路８１３および
ＯＲゲート８１５で強制的に全ビット”　■”の状態と
し、これをレジスタ８０２にセットする。これと同時に
検索アドレスについても、レジスタ８００および８０１
にセットする。

このときに選択回路８０３は、検索アドレス２５０ａを
選択するよう、ＯＲゲート８０８を介して制御される。

また個別リクエスト検索要求２５０Ｃは、フリップフロ
ップ８０９，ＯＲゲート８ｌＯを経由してアドレス比較
回路２５ＡＯ〜２５Ｂ１に送られる。ここでレジスタ８
００，８０４にセットされたアドレスは、選択回路８２
２〜８２５を介してＦＡＡの管理テーブルに供給され、
アドレス比較回路での一致／不一致が判定され、ここで
一致を検出するとＦＡＡ２３．２４に対して無効化要求
を送出する。ここで個別リクエスト検索要求２５０Ｃで
は、カラムアドレスの更新は不要であるため、該処理は
以上で終了する。

また、ＦＡＡ２３．２４からの管理テーブルへの登録／
キャンセル要求が信号線３ｂ，４ｂを介して送られて来
る場合には、該要求を各々レジスタ８２０，８２１にセ
ットし、後続の選択回路８２２〜８２５をレジスタ８２
０，８２１の出力を選択するように制御して、ＦＡＡの
管理テーブルをアクセスするとともに、該要求をＯＲゲ
ート８３０を介してＡＮＤゲート８０７に送出して抽出
アドレス検索処理を中断させるよう制御する。

以上説明した動作によってＶＰ５，６からのベクトルス
トア命令の実行にともなうＢＳとＭＳとの一致保証制御
を行うことができる。

なお、以上述べたように、本実施例におけるＦＡＡ検索
では抽出アドレス検索と個別リクエスト検索との二つの
モードが用意されている。個別リクエスト検索は、たと
えば抽出アドレス検索では検索に時間がかかり過ぎるか
、あるいはＢＳをきわめて過剰に無効化してしまうよう
な可能性のある場合に使用する。このような個別リクエ
スト検索での利点が生かせられる具体例について以下に
分類分けけして説明する。

■一つのベクトルストア命令で処理する要ｓ数が少な《
、抽出アドレス検索ではオーバヘッドが大きい場合、 ■一つのベクトルストア命令のオペランドアドレスの増
分値が大きく、抽出アドレスの領域が大きくなる場合、 ■対象となるベクトルストア命令の種類がリストベクト
ルストアであり、抽出アドレスの領域が大きくなる場合
、等である。本条件は、ストアリクエスタ５０Ａ〜５１Ｂ
において、図示しない判定回路を用いることによってベ
クトル長、アドレス増分値、命令種等を識別していずれ
の検索モードが適切であるかを決定する。この決定は、
個別リクエスト検索要求信号２５０Ｃに反映され、ＲＥ
Ｆ２５，２６において、該信号に基づいた効率的なＦＡ
Ａ検索が実行される。

また、本実施例では、ＶＰからみた各ＳＰのＢＳは対等
の関係にあるものとしたが、ＳＰＯとＶＰＯ　　ＳＰＩ
とＶＰＩが各々密接な関係で処理を進めているのであれ
ば、ＶＰＯからのストアではＳＰＯ用ＦＡＡＯの検索を
個別リクエスト検索で、ＳＰＩ用ＦＡＡＩの検索を抽出
アドレス検索で行い、ＶＰＩからのストアでは、ＳＰＯ
用ＦＡＡＯの検索を抽出アドレス検索で、ＳＰＩ用ＦＡ
Ａ　１の検索を個別リクエスト検索で行うようにして、
過剰なＢＳ無効化処理を抑えてシステム性能の向上を図
るように制御してもよい。

また、アドレス抽出機構２５０は、ＳＣ２内でなくプロ
セッサ側に設けてもよい。この場合には、ＢＳとＭＳと
の一致保証制御に絡むプロセッサとＳＣ間のインターフ
ェース（量）を削減することができ、さらにこれに絡む
ハードウエア量を削減することができる。

また、検索アドレスの抽出、参照の処理は、アドレスの
ビット単位に行われなくてもよ＜、複数ビットの単位で
一致／不一致を制御するようにしてもよい。

さらに、本実施例では、ベクトル処理機構を備えたブロ
セ／サに関して税明したが、該機構を備えていないマル
チプロセッサシステムにおいても本発明は有効である。

また、マルチプロセッサの構成法（プロセッサと記憶装
置の接続形験）にかかわらず、本発明は有効である。

以上、本実施例によれば検索用ＦＡＡの面数をＶＰのス
トアリクエスタ毎に設ける必要がなく、半分の面数のＦ
ＡＡで効率的な検索処理を行えるため、ハードウエア量
削減に大きな効果がある。

〔発明の効果〕

本発明によれば、キャッシュ（ＢＳ）と共有記憶装ｌｉ
ｔ（ＭＳ）との一致保証制御を行うためのキャッシュの
登録アドレス管理テーブルの面数を性能を維持した状態
のまま従来技術の半分以下に削減することができ、少な
いハードウエア量で効率的な記憶制御が可能となる。

また、上記一致制御のためのアドレス情報を、従来の複
数個のアドレスから一つに縮退（抽出）したアドレスに
変換できるので、該情報伝達のためのハードウエア量、
インターフェース量を上記縮退の度合に応じて削減する
ことが可能となる。

【図面の簡単な説明】

第１図は本発明による一実施例の記憶制御装置（ＳＣ）
における第２の管理テーブル（ＦＡＡ）および検索機構
（ＲＥＦ）の詳細構造を示したブロック図、第２図は実施例のベクトル処理装置のマルチプロセッサ
システムの主要部の構成を示すブロック図、第３図はアドレス抽出機構の詳細を示したブロック図、第４図はＦＡＡ検索機構と第２の管理テーブル（ＦＡＡ
）の詳細を示したブロック図、第５図は変換回路を示す
ブロック図、第６図はアドレス比較回路の詳細を示したブロック図、第７図は終了条件検出回路の詳細を示すブロック図、第８図（ａ）はＢ　Ａ　Ａ　（　Ｆ　Ａ　Ａ　）　ノ構
造ヲ示ｔ　フｏック図、第８図（ｂ）は実アドレスの各ビットと、バイトアドレ
ス、ブロック内アドレス、カラムアドレス、上位アドレ
スとの対応を示した説明図である。１・・・主記憶装置（ＭＳ）　、２・・・記憶制御装置
（ＳＣ）　、３．４・・・スカラ処理装！（ＳＰ）３ａ
・・・信号線、３ｂ・・・信号線、５６・・・ベクトル
処理装置、５ａ，５ｂ・・・信号線、２３．２４・・・
第２の管理テーブル（ＦＡＡ）、２５．２６・・・検索
機構（ＲＥＦ）、２５Ａ，２５Ｂ・・・第２の管理テー
ブル（ＦＡＡ）２５Ａ０．２５Ａ１・・・アドレス比較
回路、２５ａ．２５ｂ・・・信号線、２７・・・選択回
路、３０．３１・・・バッファ記憶装置（ＢＳ）、５０
Ａ，５０Ｂ・・・ストアリクエスタ、６０Ａ．６０Ｂ・
・・ストアリクエスタ、７０・・・スタック、７０ａ・
・・検索アドレス、７０ｂ・・・出力、７０ｃ・・・個
別リクエスト検索要求、７１・・・スタック、７１ａ・
・・アドレス、７２・・・比較回路、７３・・・フリッ
プフロップ、７４・・・ＯＲゲート、７５・・・選択回
路、７６・・・レジスタ、７７・・・バリッドビットレ
ジスタ、７８・・・レジスタ、７８・・・比較回路、７
９・・・選択回路、２５０・・・アドレス抽出機構、２
５０ａ・・・アドレス、２５０ｂ・・・アドレス検索要
求、２５０ｃ・・・個別リクエスト検索要求、２５０ｖ
・・・抽出バリッドビット情報、２５１・・・ＦＡＡ検
索機構、２５１・・・ＦＡＡ検索制御機構、２６０・・
・アドレス抽出機構、７３０・・・インバータ回路、７
３９　〜　７４１　　・　・　・　ＡＮＤ　ゲー　ト　
、　　７４２，　　　７４３・　・　・ＯＲゲート、７
４４．　　７４５　　・　・　・ＡＮＤゲート、７４６
　・　・　・ＯＲゲート、７７０　・　・　・フリップ
フロップ、７７４〜７７６・・・ＡＮＤゲート、７８０
，７８１・・・レジスタ、７８２，７８３・・・フリッ
プフロップ、７８４・・・ＡＮＤゲート、８００，８０
１・・・レジスタ、８０１・・・カラムアドレスレジス
タ、８０２・・・レジスタ、８０３・・・選択回路、８
０４・・・加算回路、８０６・・・フリップフロップ、
８０７・・・ＡＮＤゲート、８０８・・・ＯＲゲート、
８０９・・・フリップフロツブ、８１０・・・　Ｏ　Ｒ
　ゲ　ー　ト　、　　８　１　２　　・　　・　　・　
ゲ　ー　ト　、　　８１３　　・・変換回路、８１４，
８１５・・・ＯＲゲート、８２０・・・レジスタ、８２
２・・・選択回路、８３０・・・ＯＲゲート、９００・
・・排他的論理和ゲート、９０３・・・ＡＮＤゲート、
９１０・　・　・ＡＮＤゲート、９２０　・　・　・Ｎ
ＯＲゲート、８０５０　・　・　・ＡＮＤゲート、８０
５３　・　・　・ＯＲゲート、８１３０　・　・　・Ａ
ＮＤゲート、８１３１・・・ＡＮＤゲート、８１３２・
・・ＡＮＤゲート。代理人　弁理士　筒　井　大　和

Claims

【特許請求の範囲】１、主記憶装置と、主記憶装置を共有する２以上のプロ
セッサとからなり各プロセッサは上記主記憶装置の情報
の一部の写しを保持するバッファ記憶装置を備えている
マルチプロセッサシステムにおいて、一つのプロセッサ
が所定の期間内に書き換えた主記憶装置の記憶領域を抽
出し、該領域内の情報が他のプロセッサのバッファ記憶
装置に取り込まれているか否かを検索するとともに、取
り込まれていた場合にはこのバッファ記憶領域中の該当
情報を無効化するように制御することを特徴とする記憶
制御方式。２、上記主記憶装置の記憶領域の抽出は、一つのプロセ
ッサが所定の期間内に主記憶装置に対して発行した書込
みリクエストのアドレスにおいて変化しなかったビット
位置と値とを抽出することにより行うことを特徴とする
請求項１記載の記憶制御方式。３、上記で抽出されたアドレスに基づいて各プロセッサ
が有しているバッファ記憶装置の登録情報アドレスの管
理テーブルを必要なエントリに対して順次検索すること
を特徴とする請求項２記載の記憶制御方式。４、上記で抽出されたアドレスに基づいて必要なエント
リに対して検索を行うための検索用の管理テーブルを上
記登録情報アドレスの管理テーブルとは別に備えている
ことを特徴とする請求項２または３記載の記憶制御方式
。５、上記アドレスは、複数ビットの単位でブロック毎に
抽出され検索に用いられることを特徴とする請求項２、
３または４記載の記憶制御方式。６、主記憶装置と、該主記憶装置の情報の一部の写しを
保持するバッファ記憶装置を備えたプロセッサとからな
る制御システムにおいて、バッファ記憶装置内の特定ア
ドレスパターンを抽出する際に、複数個のアドレスから
変化しない共通ビットの位置と値とを抜き出すことを特
徴とする記憶制御方式。７、検索データと被検索テーブルとの検索処理を行う際
に、検索データとの比較を被検索テーブル中エントリの
特定ビット位置とのみ行い、両者の一致／不一致を判定
することを特徴とする記憶制御方式。８、主記憶装置に対して各々ストアリクエスタを備えた
複数のベクトル処理装置と、主記憶装置の写しを記憶し
、かつ記憶している写しの主記憶内アドレスを登録して
いる管理テーブルを付加したバッファ記憶装置を各々備
えた複数のスカラ処理装置とで構成されるマルチプロセ
ッサシステムにおいて、上記ベクトル処理装置から発行
される複数のストアリクエストのアドレスから共通のビ
ット位置と値とを検出することにより、ストアした領域
を示すアドレスを抽出する手段と、該抽出したアドレス
領域の情報が各スカラ処理装置内のバッファ記憶装置に
取り込まれているか否かを判断するためにバッファ記憶
装置の管理テーブルを順次検索する手段と、取り込まれ
ていた場合には当該情報を無効化する手段とを有する記
憶制御方式。９、ベクトル処理装置から主記憶装置に対する複数個の
ストアリクエストが対象とする主記憶領域を示すアドレ
スを抽出して各スカラ処理装置内のバッファ記憶装置に
対応する管理テーブルを検索する第１の検索手段と、ベ
クトル処理装置から主記憶装置に対する個別のストアリ
クエストのアドレスを用いて上記管理テーブルを検索す
る第２の検索手段とを備え、ベクトル処理装置から発行
されるストアリクエストに対応するベクトル命令の諸条
件によって第１または第２の検索手段を採用する選択手
段を備えていることを特徴とする請求項８記載の記憶制
御方式。