JPS60154656A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置、特にアナログ／デジタル混載の半
導体集積回路技術に関する。

〔背景技術〕

一つの半導体基体上にバイポーラ・１ヘランジスタを含
むリニア部（アナログ部）とＬ　Ｉ　Ｌ　’（注入集積
論理素子）からなるロジック部（デジタル部）を混載さ
せてＴＣ（又はｒ−Ｓ　Ｔ　＞　を形成する場合に、Ｉ
　ｆ　１．、におけるインバータイ列えばインバースｎ
　ｐ　ｒ】Ｉ〜ランジスタの増幅率と、リニア部のバイ
ポーラｎ　ｐ　ｎ　ｌ−ランジスタにおける増幅率を個
別に高めることがＩＣ（又はＬ　Ｓ　Ｉ　）の性能を高
めるために必要である。しかし、各々の素子の増幅率を
高めるための不純物拡散濃度やベース幅等の条件は相反
するために、これら画素子を同一プロセスでベース拡散
、エミッタ拡散を行うには問題がある。

すなわち、Ｔ　Ｔ　Ｌにおけるインバース・１〜ランジ
スタの増幅率（βｉ）を」−げるためにはコレクタ直下
のヘースの不純物濃度を一部げベース幅を小さくする必
要があるが、このような条件でリニア部のバイポーラ・
トラジスタを形成するとその増幅！　（ｈＦＥ）が小さ
くなり、耐圧が低下することになる。

本発明者はこのようなアナログ／デジタル混、載のＴＣ
において、リニア部の特性を損うことなくＩＴＴ一部の
性能を向上されるための技術とし、て下記のような技術
を開発している。

すなわち、第１図に示すように半導体基体（ｎ型エピタ
キシャルシリコン層）１の表面に通常のホ１−レジスト
処理したマスク２を通して高濃度ボロンイオン杓込み拡
散を行なってリニア部にｒ）型ベース３を形成すると同
時にｆｌＬ部のインバータｎ　ｐ　ｒ＋　１−ランジス
タにお番プるＰ型ベース取り出し層４を形成する。

次いで第２図に示すようにＩＩＬ部のベース取り出し層
４にはさまれた部分の半導体表面を窓開し、低濃度ボロ
ンイオン打込み拡散により低濃度（丁じ型）で浅いグラ
フ１ヘベース５を形成する武この後、第３図に示すよう
に表面に新たなホ１ヘレジスト処理によるマスク６を形
成する。このマスク６を用いて高濃度ヒ素イオン打込み
、拡散を行い、リニア部にｎ１型エミツタ７を形成する
と同時にＩ　Ｉ　Ｌ、部にｎ＋型コレタタ８を形成する
。

このような技術によればコレクタ部直下のグラフ１−ベ
ース５は低濃度であり、ベース幅も小さく形成すること
がてき、■■■、のインバーストランジスタにおけるβ
ｉを向上することができるが、微細化したＴＴＬでは下
記の問題点があることが本発明者により明らかになった
。

すなわち、グラフミーベースに対してエミッタ（コレク
タ）拡散を行う際に、マスク位置合わせ余裕（ｄ）を考
慮する必要があり、ベースの寸法を十分に大きくとらな
ければならず、このため幅ｄ分だけベース側壁抵抗が大
きくなるという欠点があった。さらに、エミッタ拡散と
ベース拡散がセルファラインとならないためＩ　Ｉ　Ｌ
の素子面積が大きくなって微細化が妨げられてしまうと
いう問題点があきらかとなった。

〔発明の目的〕

本発明は上記した問題を解決するためになされたもので
ある。

本発明の一つの目的はアナログ／デジタル混載ＩＣにお
いて、Ｉ　１．　Ｌ部を自己整合（セルファライン）的
方法によりグラフ１−ベース構造を形成することにより
ＩＣの集積度を向−トさせるとともに性能砂高めること
にある。

本発明の他の一つの目的は一つの基板上に増幅率の異な
るトランジスタをはつくるにあたって、プロセスを複雑
にすることなく微細加工をｉＴＪ能とする半導体装置製
造技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添伺図面よりあきらかになるであろ
う。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡明に説明すれば、下記のとおりである。

すなわち、半導体基体の第１導電型層の表面にリニア回
路を構成するバイポーラ・トランジスタのベース及ご論
理回路を構成するＩ　Ｔ　Ｌのインバーストランジスタ
のベースとしてそれぞれ第２導電型領域を形成し、次い
でこれら第２導電型領域の表面の一部に高濃度の第１導
電型不純物をイオン打込みにより浅く導入してエミッタ
又はコレクタとなる第２導電型領域のコレクタ直下部に
低４，５度の第１導電型不純物イオン打込みにより深く
導入し拡散することにより上記第１導電型不純物により
補償された低濃度にして接合深さがその周辺部より浅い
第２導電型ベース（グラフトベース）を得るものである
。

〔実施例１〕 第４図乃至第６図は本発明の一実施例を示すものであっ
て、半導体基体表面にグラフ１へベースを有するインバ
ースｎ　ｐ　ｎ　ｌ−ランジスタを形成するプロセスの
要部工程断面図である。

（１）表面がｎ型シリコン層、例えばエピタキシャル法
により表面に■ビ型埋込層を有した基板」−に成長させ
た不純物濃度５　Ｘ　１０　”’ｃｍ−３のｎ型シリコ
ン基体１を用意し、ウェット０２を用いて表面酸化（８
７５°Ｃ１６０分）する。それにより得た酸化膜２をパ
ターニングしてボロンイオン打込みのマスク７を形成す
る。次に、ボロン（”Ｂ”）をイオン打込み（２，７Ｘ
　１０”ｃｍ−”、４０ＫｅＶ）し、引伸し拡散するこ
とにより第４図に示すようにＰ型ベース層９を形成する
。

（２）表面の酸化膜２をホトエッチし、第５図に示すよ
うにコレクタ（エミッタ）となる部分を窓開し、リン（
３１Ｐ＋）をＰ型ベース層内に深くイオン打込みにより
導入する。このときのリンネ鈍物濃度は７．５　Ｘ　］
　Ｑ　１３ｃｍ−２、打込みエネルギは１２５　ＫｅＶ
とする。このあとリン引伸し拡１１り（１０００℃４０
分、Ｎ２）を行うことにより、Ｐ型層の底部の一部はｒ
ｌ型不純物であるリンにより、補償（コンペンセイｌ−
）されてＰ型濃度が低いＰ−型層（グラフ１へベース）
１０となる。

（３）このあと酸化（８００℃、３０分、ドライ０２）
し、前記窓開部からヒ素（ワぢΔｓ＋　）をＩ】型ベー
ス層表面に浅くイオン打込みする。このときヒ素の濃度
は５　Ｘ　Ｌ　Ｏ１ｇｃｍ−２打込みエネルギ５０Ｋｅ
Ｖとする。このあとアニール酸化（１０００°Ｃ１３０
分、Ｎ２）することにより、第６図に示すようにｎ＋型
コレクタ　（エミッタ）８を得る。

第７図は上記プロセスによる不純物濃度プロファイル曲
線を示す。同図に示されるようにバーＡ′断面の不純物
濃度プロファイルは実線で示されＢ−Ｂ”断面のそれは
点線で示される。Ａ−Ａ′断面とＢ−Ｂ’断面のベース
深さを比較した場合１．Ａ−Ａ　’断面のベース深さＮ
２はＢ−Ｂ’断面のベースＸ１より小さい。すなわちＮ
２＜Ｘ鵞であることがわかる。図中Ｘ３は、コレクタ又
はエミッタの拡散深さをあられしている。

上記プロセスでは一つのマスクを通してコレクタ（エミ
ッタ）とグラフトベースとが自己整合的に形成されてい
るため、ベースに余分の−Ｊ法をとることなく集積度が
向」二できる。さらに、コレクタ（エミッタ）直下のベ
ース不純物濃度を低下させることができインバーストラ
ンジスタのβｉを１白ロニされることができる。

〔実施例２〕 第８図乃至第１１図は本発明の他の一実施例を示すもの
であって一つの半導体基体上にリニア部となるバイポー
ラｎ　ｐ　ｎ　ｌ−ランジスタと、ロジック部となるＩ
ＩＬを形成する場合のプロセスの工程断面図である。以
下各工程に従って詳述する。

（１）第８図に示すようにＰ−型シリコン基板（サブス
トレーｈ）１１上にｎ＋型埋込層１２を有するエピタキ
シャルＴ１−型シリコン層１３を形成し、このＤ−形シ
リコン層をアイソレーションＰ＋型層１４でいくつかの
半導体島領域】３ａ。

１３ｂに分離した基体を用意する。

（２）酸化膜１５をホ１へエッチしてベース領域を窓開
しボロン（Ｂ　）をイオン打込み、拡散することにより
第９図に示すように、リニア部側にはｐ型ベース１６を
形成し、Ｉ　Ｉ　’ＬＬ部にはＰ型インジェクタ１７及
びインバーストランジスタのｐ型ベース１８を形成する
。

（３）次いで表面酸化、ホ１−エッチを行い、第１０図
に示すようにリニア部のコレクタ部、ＩＴＬのコレクタ
（マルチコレクタ部）を窓開し、リニア部のベース、Ｉ
　Ｉ　Ｌ部のインジェクターにをホトレジストマスタ１
９で覆い、−４二記窓開部より、リン（Ｐ）を深くイオ
ン打込みする。

（４）この後、表面酸化、ホトエッチしてリニア部のコ
レクタ、ＩＩＬのマルチコレクタ部を窓開し、ヒ素（Ａ
、　ｓ　）をイオン打込みし、上記（３）でイオン打込
みしたリンと同時にアニールすることにより、第１１図
に示すように、リニア部にはｎ″″型コレクタ取出し部
２０．ｒ＋”型エミツタ層２１を形成し、ｆｌＩ、部に
はマルチコレクタｎ＋型層２２を形成するとともにコレ
クタ直下に低濃度Ｐ−型のグラフトベースを得る。第１
２図は二汎までの製造法によるインバーストランジスタ
における拡散パターンの平面図であり、そのＡ−Ａ′断
面を第１２Δ図に示す。第１３図はこれに対し、本発明
の製Ｊ＆法によるインバーストランジスタにおける拡散
パターンの平面図であり、そのＡ−Ａ断面を第１．３Ａ
図し；示ず。

両者を比較してあきらかなように本発明によればグラフ
とベースをコレクタｎ１型層直下に形成できるからマス
タ余裕分ｄだけベース面積を縮小することができ素子面
積を微細にすることができる。また第１２Ａ図に示され
る様なコＩノクタの回りにｐ−型ベース層がないことよ
りベース側壁抵抗の低減がＢ（れる。次に所望領域の表
面酸化膜を取り除き、ＡＱ組電極配設することにより第
１４図に示される様に完成する。

〔実施例３〕 一つの半導体基体表面にｈＦＥの異なる２種類以」−の
ｎ　ｐ　ｎ　Ｉ−ランジスタを形成する場合において、
２つの１−ランジスタの各Ｐ型ベースは共通のボロン拡
散により形成し、エミッタ形成のための酸化膜窓開後、
一方のエミッタをマスクで覆いリンをイオン打込みし、
その後、両方のエミッタの窓開部に対し、ヒ素をイオン
打込する。

例えば通常１００〜２００のｂ　Ｆ　Ｅを有する複数の
トランジスタの場合、その一部を１０００位のｈＦＥ、
特に、インバース１ヘランジスタとしてβｉを大きくし
たい場合に−１−記方法は有効である。

〔効果〕

以上実施例で述べた本発明によれば下記のように効果が
得られる。

（１）エミッタ（コレクタ）直Ｆのベースはあらかじめ
リンを打込んであるため、グラフ１〜ベース濃度のみが
低（なり、注入効率が大きくなりインバーストランジス
タのβｉ、ひいてはＩＴＬの遮断周波数を向１すること
ができる。

（２）ベース・コンタク１へ領域となるＰ型層部分は高
濃度に保持でき、オーミックコクタクト電極が得らＪし
る。

（３）共通のマスクを通してエミッタ（コレクタ）とグ
ラフトベース１−をセルファラインで形成でき、マスク
余裕を考慮しなくてもよいから、ベース面積（寸法）を
小さくした集積度を」二げるとともに、ベース側壁抵抗
も小さくなり、性能向上ができる。

（４）リニア部のベースとＩ　Ｉ　Ｌ部のベースとを同
時に形成することがでさ、工数が増えることなくＩＣを
製造することができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

〔利用分野〕

以−１−の説明では主として本発明者によってなされた
発明をその利用分野である半導体装置の製造方法に適用
した場合について説明したがそれに限定されるものでは
ない。

本発明はバイポーラ１−ランジスタを有する１Ｃ１特に
微細化を要求されるアナログ／デジタル混４曳ＩＣに適
用して有効である。

【図面の簡単な説明】

第１図乃至第３図は半導体基体にリニア部となる１−ラ
ンジスタどＩ　Ｉ　Ｌ部となるインバーストランジスタ
を形成する場合のプロセスの例に示す一■。 程断面図である。 第４図乃至第６図は本発明の−・実施例（１）を示すも
のであって、インバーストランジスタ・を形成するプロ
セスの工程断面図である。 第７図は実施例（１）の方法で得られた１−ランジスタ
にお番づる不純物濃度分布を示す曲線図である。 第８図乃至第１Ｉ図は本発明の他の実施例（２）を示す
ものであって、一つの半導体基体にリニア部となる１〜
ランジスタとＴ　Ｉ　Ｌを形成する場合のプロセスの工
程断面図である。 第１２図はこれまでの方法により形成されたＩ　Ｔ　Ｌ
の一部平面図である。 第１２Ａ図は第１２図におけるＡ−Ａ断面図である。 第１３図は本発明の方法により形成されたＩＩＬの一部
平面図である。 第１３Δ図は第１３図におけるＡ−Ａ断面図である。。 第１４図は素子完成図である。 １・・・半導体基体、２・・・マスク、３・・ｐ型ベー
ス、４・・・Ｐ型ベース取り出し層、５・・・グラフト
ベース、６・・・酸化膜、７・・・１１＋型エミツタ、
８・・・ｎ＋型コレクタ、９・・・Ｐ型ベース層、１０
・・・Ｐ−型クラフトベース、１１・・・ｐ−型シリコ
ン基板、１２・・・ｎ３型埋込層、１３・・・ｎ−型シ
リコン層、１４・・・アイソレーションＰ型層、１５・
・・酸化膜、１６・・・ｐ型ベース、１７・・・Ｐ型イ
ンジェクタ、１８・・Ｐ型ベース、１９・・・マスク、
２０・・・ｎ１型コレクタ取出し部、２１・・・ｎ＋型
エミッタ、２２・・・ｎ１型第　１　図 第　２　図 第　３　図 第　４　図 第　６　図 ρｅｐｔｌ　（μｍン 第　８　図 第　９　図 第１０図 第１１図 、？４ 第１２図　第１２Ａ図 Ａ′」 第１３図　第１３４図 ｒ− 第１４図 手続補正書（方式） １１件の表示 昭和５９　年特Ｊ′Ｉ願第　１００１１　号発明の名称 半導体装置およびその製造方法 補正をする各 １目′１ノ（７潤ｆに　特許出願大 島　１ｊ１：　’５１１）＋　１１式≦、ｌｌ：　Ｈ立
　製　作　所代　理　人 補正の対象 明細書の発明の名称の欄 補正の内容

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一主表面に第１の１〜ランジスタのベ
   ース領域と、これと増幅率の異なる第２の１−ランジス
   タのベース領域とが同じ不純物濃度でかつ同じ拡散深さ
   で形成され、これらのベース領域の表面のエミッタ　（
   又はコレクタ）領域が同じ不純物濃度で、かつ同じ拡散
   深さで形成され、第２の１−ランジスタのエミッタ（又
   はコレクタ）領域直下のベース部分のみがその周辺のベ
   ース部分よりも不純物濃度が低く、かつ接合深さが浅く
   形成されていることを特徴とする半導体装置。 ２、第１の１ヘランジスタはリニア回路を構成するバイ
   ポーラ１〜ランジスタであり、第２のトランジスタは論
   理回路を構成する注入集積論理素子（■ＩＬ）のインバ
   ータ・トランジスタである特許請求の範囲第１項に記載
   の半導体装置。 ３、半導体基体の第１導電型層の表面に注入集積論理素
   子のインバーストランジスタのベースとして第２導電型
   領域を形成し、次いでこの第２導電型領域の表面の一部
   に低濃度の第１導電型不純物を深く導入しさらに前記低
   濃度の第１導電型不純物導入時に使用したマスクを用い
   て、前記第２ン仁（電型領域の表面に高濃度の第１導電
   不純物を導入し、インバーストランジスタのコレクタを
   形成することにより、上記コレクタ直下部に−１−記載
   濃度の第１導電型不純物により補償された低濃度にして
   接合深さがその周辺部よりも浅い第２導電型ベース（グ
   ラフ１〜・ベース）を形成することを特徴とする半導体
   装置の側進方法。