JPS6015751A - デ−タ収集装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、情報処理用ブロセツ１〕についての動作状態
データを収集する装置に関Ｊる。

従来、オンラインで稼働しているプ１］ｔ？ッ１すの動
作状態データを収集し、そのブロレッ１ノの特性および
能力を評価ηる方法としでは、データ収集用ハードウェ
アによる方法（ハードウェアモニタリング法）が存在す
る。

この従来の収集方法における収集データの１つとして、
プロセッサーが主記憶装置に対してアクレスする頻度、
アドレス分布がある。ところが、上記データは、いずれ
も命令フェッチとＡベランドアクセスとに切分けて収集
づるようになっている。

ｊ　一方、その収集データは前記プロｅツリの処理能力
を向上させるために、フィードバックされてい２　る。

たとえば、速度が異なるメモリで栴成される主記憶装置
については、アクヒス頻瓜の高い領域に高速メモリを配
置することが重要となる。

しかし、上記従来のデータ収集装置では、特定の領域ま
たは極めて限定された時間内でしか、必要なデータを収
集覆ることが出来ない。したがって、その収集データの
信頼性および融通性に欠けるという問題がある。

そこで、本発明は、プロセッサが主記憶装置をアクセス
しているアクレス状態におけるデータが、高信頼性のも
のでありしかも融通性に冨むものであるようにするデー
タ収集装置ｆｉ−提供づることを目的とするものである
。

この目的を構成するために、本発明は、プロセッサのマ
イクロプログラムアドレスを監視し、命令フェッチとオ
ペランドアクセスとを切分け、また書換え可能なデコー
ドメモリを使用することとしたものである。

以下、添削図面に示づ実施例に基づいて本発明を詳述す
る。

第１図は、本発明の一実施例を示すブロック回続され、
マイクロプログラムによって制御されるものである。そ
して、マイクロプログラムアドレス信号、主記憶装置１
１へ向う主記憶リクエスト信号おＪ：び主記憶アドレス
信号、り〔１ツク信弓が、プロセッサ１０からデータ収
集用として外部出力されている。稼働しているプロセッ
サ１０の動作状態データを収集する場合には、データ収
集賛同１２がプロセッサ１０に接続される。また、デー
タ収集装置１２は、バス１３を介して制ｔｌＩｌ装買１
４と接続される。この制御１１１装置１４は、データ収
集装置１２に対する起動停止制す１１または収集データ
の編集処１１！等を行なうものである。

第２図は、第１図に示したデータ収集装置１２の詳細な
構成例を示Ｊブロック図である。

プロセッサ１０のマイクロプログラムアドレス信号は、
マイクロアドレスレジスタ２０に）スられる。このマイ
クロアドレスレジスタ２０の出力は、セレクタ２１を介
して収集制御記憶回路２２に送られる。この収集制御記
憶回路２２は、データ収集時に、続出専用メモリとなる
ものである。この収集制御記憶回路２２のうち１ビツト
は、命令フェッチ表示ビットとして割り当てられ、プロ
セッサ１０のマイクロプログラムのうち命令フェッチを
行なう部分に対応して予め「１」が設定されるものであ
る。

収集制御記憶回路２２の出力ｌまラッチレジスタ２３に
ラッチされ、前記した命令フェッチ表示ビット出力が「
１」ならば、命令アクセスデコードメモリ２４を選択し
、もしｒＯＪならＬＪ、イン１〜−夕２５を介してＡベ
ランドアクヒスデコーＩζメモリ２６を選択するもので
ある。

プロセッサ１０から送られる主記憶リクエスト信号およ
び主記憶アドレス信号番よ、データ収集装置１２に入力
され、主記憶リクエスト時に、命令アクセスデコードメ
モリ２４またはメペランドアクセスデコードメモリ２６
のうち、選択され！ご１つのデコードメモリが、主記憶
アドレス信号をデコードＪる。

命令アクセスデコートメモリ２４には、命令アクセスカ
ウンタ２７ａ〜２７ｎが接続され、Ａベラノドアクセス
デコードメモリ２６には、Δベラノドアクレスカウンタ
２８ａ〜２８ｒ）が接続され、命令フェッチまたはオペ
ランドアクセス時に、１つの７Ｊウンタだりがその値を
一ト１される。なお、デコードメモリ２４．２６の内容
【よ、制御装Ｆ１１４が書換えでき、りなわら、主記憶
ア１：レス（ｉ’ＨＦＪと、命令アクセスカウンタ２７
ａ〜２７ｎま１．：（まオベランドアクセスノｊウンタ
２８８〜２Ｆ３ｎとσ）対応を変えることが出来るよう
になって（する。

デコードメモリ２４．２６の円換え峙にｔ：Ｌ　、　ｌ
ｌ：’１ｔＩｌ装置１４から内部メモリアドレス信号／
／送口りされ、内部メモリアドレスレジスタ２９にＩｌ
ｌさｔし、また書込みデータレジスタ３０にＲ’Ｊ　５
１＝さｌ′シる。この処即は、収集制御記憶回路２２を
初１！ＩＩ　ｉＱ定りる場合も同様に行なわれ、＠換え
メモリとしてと４℃を使用づるかは、制御１１１装置１
　／Ｉ／Ｊ＼らの＝１ントｒｌ　−ル信号によって指定
される。

上記の装置によってデータ収集が終了りると１、　命令
アクセスカウンタ２７ａ〜２７１１８３よびオベランド
アクセスカウンタ２８ａ〜２８ｎの内容は、セレクタ３
１および読出データレジスタ３２を介して制ｔＩｌ装置
１４に送出され、線束される。なお、上記の収集制御動
作は、プロレッナ１ｏがらクロックを受けた制御部３３
によって制御される。

上記のように本発明は、マイクロプログラムアドレスに
対応した収集制御記憶回路によって、命令フェッチａ３
よびオペランドアクセスを切分け、また書換え可能なデ
コードメモリを使用することによって、信頼性の高いデ
ータを収果丈ることができしかもアドレス領域を任意に
切分けることができるという効果を右する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるデータ収集装置の詳細な（１１１成を示
ジ゛ブロック図である。 １０・・・プロセッリ、１１・・・主記憶装置、１２・
・・データ収集装置、１３・・・バス、１４・・・制御
装置、２０・・・マイクロアドレスレジスタ、２３・・
・ラッチレジスタ、２４・・・命令アクセスデコードメ
モリ、２６・・・オペランドアクレステコ−１〜メしり
、２７８〜２７ｎ・・・命令アクセスカウンタ、２８ａ
〜２８ｎ・・・オペランドアクセスカウンタ。 出願人　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. プロしツ号からマイクロアドレス信号を受信するマイク
   ロブログラムアドレス受信部と、その受信したマイクロ
   プログラムアドレス１８号にり４応して読出可能な命令
   フェッチ表示ビットを含む収集制御記憶回路おＪ：び読
   出デークラッチレジスタと前記プロセッサから主記憶装
   置に対する主記憶アドレス信号および主記憶リクエスト
   信号を受（３りる主記憶アドレス受信部と、アクセスさ
   れた主記憶領域をその受４シした主記憶アドレス信号Ｉ
   ＪＩら判別する書画可能な第１および第２のデコードメ
   モリと、そのデコードメモリにそれぞれ接続された第１
   Ｊｊよび第２のカウンタ群とを有し、前記主記憶リクエ
   スト信号受信時に、前記読出デークラッチレジスタの命
   令フェッチ表示ビットの値が「１の場合に前記第１のデ
   コードメモリを選択し、ｒＯＪの場合に前記第２のデコ
   ードメモリを選がし、かつ前記第１または第２カウンタ
   群のうらアクセスされた主記憶領域に対応づるカウンタ
   の（「１を＋１する手段とを有することを特徴とづるデ
   ータ収集装厩。