JPS60160174A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野〕 本発明は半導体記憶装置の製造方法に関する。

〔発明の技術的背景とその問題点〕

従来、第１１ｉｉｉｌ因示のＥＰＲＯＭ（Ｅ　Ｉｅｃｔ
ｒｉｃａｌ！ｙ　Ｐ　ｒｏｏｒａｇ＋ｍａｂｌｅ　Ｒｅ
ａｄＯｎｌｙ　Ｍｅｍｏｒｙ　）は例えば以下のように
して製造されている。

まず、例えばＰ−型シリコン基板１の回示しないフィー
ルド酸化膜によって囲まれた島状の素子領域表面に第１
の熱酸化膜を形成した後、全面にフＯ−ナイングゲート
となる第１の多結晶シリコン躾を堆積する。次に、この
第１の多結晶シリコン膜に例えばＰＯＣｌ３を拡散源と
してリンをドープした後、その一部をエツチングする。

次に、例えば１０００℃以下の低濃酸化を行ない、第１
の多結晶シリコン躾の表面に第２の熱酸化膜を形成した
後、全面にコントロールゲートとなるＭ２の多結晶シリ
コン膜をｊ＃積する。次いで、写真蝕刻法により第２の
多結晶シリコン膜、第２の熱酸化膜、第１の多結晶シリ
コン躾及び第１の熱酸化膜を順次エツチングして、第１
のゲート酸化膜２、フローティングゲート３、第２のゲ
ート酸化１１４及びコント自−ルゲート５を形成する。

つづいて、これらをマスクとして利用し、Ｎ型不純物、
例えばＡｓをイオン注入する。つづいて、熱酸化を行な
い、前記コントロールゲート５の表面、フローティング
ゲート３の側面及び露出した基板１の表面に後酸化膜６
を形成するとともに、前記ＡＳイオン注入層を活性化し
てＮ＋型ソース、ドレイン領域７．８を形成する。次い
で、全面にパッシベーション膜としてＰＳＧＩ！９を堆
積した後、このＰＳＧ膜９及び前記後酸化膜６の一部を
選択的にエツチングしてコンタクトホール１０，１０を
開孔し、更に全面にＡｌ−８＋膜を堆積した後、パター
ニングしてソース電極１１及びドレイン電極１２を形成
してＥＰＲＯＭセルを製造する。

上述したＥＰＲＯＭセルはセルトランジスタのＮ＋型ド
レイン！［８とコントロールゲート５とに正の高電圧を
加えてフローティングゲート３へ電子を注入し、書込み
を行なうデバイスである。

しかしながら、自込み後コントロールゲート５に正の高
電圧が加わると、フローティングゲート３への注入電子
がコントロールゲート５へ抜け、記憶が保持されない場
合があるという欠点がある。

これは第２のゲート酸化膜４の耐圧劣化のためであり、
その原因は以下のように考えられる。すなわち、７０−
ティングゲートとなる第１の多結晶シリコン膜は種々の
面方位を有するグレインから構成されているため、表面
に凹凸（５ｕｒｒａｃｅａｓＥｌｅｒｉｔＶ）がある。

これを１０００℃以下の低温酸化により酸化し、第２の
ゲート酸化膜４を形成するとフローティングゲート３と
第２のゲート酸化ｍ４との界面に凹凸が生じる。これが
第２のゲート酸化膜４の耐圧劣化を招くものである。

このような現象は１１００℃以上の高温プロセスによっ
て緩和されるが、高温プロセスは予め形成された接合の
位置を変えたり、つＩハの反りをもたらす等のため、デ
バイスの性能を劣化させ、歩留りを低下させることにな
るので、有効な対策とはなりえない。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものであり、デバイ
スの歩留りを低下することなく、第２のゲート酸化膜の
耐圧を向上し、記憶保持特性の良好な半導体記憶装置を
製造し得る方法を提供しようするものである。

〔発明の概要〕

本発明の半導体記１装置の製造方法は、第１導電型の半
導体基板の素子領域の表面に第１の絶縁膜を形成した後
、全面に第１の非単結晶シリコン膜を堆積し、この第１
の非単結晶シリコン膜の表面に第２の絶縁膜（第２のゲ
ート絶縁膜となる例えば熱酸化膜）を形成する前に、１
０”　＠ａｍ’以上のドーズ鳳のイオン注入を行ない、
第１の非単結晶シリコン躾の表面を平坦化することを骨
子とするものである。

このような方法によれば、第１の非単結晶シリコン膜の
表面を平坦化することにより、１０００℃程度の低温酸
化で第２の絶縁膜（熱酸化ｍ）を形成した場合、第１の
非単結晶シリコン膜と第２の絶縁膜（熱酸化膜）との界
面における凹凸を低減することができ、第２の絶縁ＩＩ
（熱酸化膜）の耐圧を著しく増大させることができる。

なお、本発明において、イオン注へのドーズ量を１０！
８ｃ＃＋４以上に規定したのは、１０１８ｃｔｎ４未満
では第１の非単結晶シリコン躾の表面を平坦化する効果
が少ないためである。例えば第２図にリンのイオン注入
のドーズ」と多結晶シリコン膜の表面の凹凸との関係を
示すが、ドーズ量が１０工６ｃｒｔ＋４未満では多結晶
シリコン膜の表面の凹凸を減少させる効果が少ないこと
がわかる。

また、本発明において、第１の非単結晶シリコン膜にイ
オン注入するイオンは、第１の非単結晶シリコン膜を低
抵抗化するための不純物及び第１の非単結晶シリコン膜
の表面を平坦化するためのシリコン又はゲルマニウムで
もよいし、不純物だけでもよい。前者の場合、ドーズ量
を１０１６ｃｍ　′２以上にするのはシリコン又はゲル
マニウムのイオン注入だけでよい。また、第１の非単結
晶シリコン膜に不純物をイオン注入以外の方法でドープ
した後、シリコン又はゲルマニウムをイオン注入しても
よい。

〔発明の実施例〕

以下、本発明の実施例を第３図（ａ）〜（ｆ＞を参照し
て説明する。

まず、比抵抗１０〜２０Ω−ｃｍ、面方位（９１１）の
Ｐ−型シリコン基板２１表面に通常の選択酸化技術を用
いて、厚さ１．２μｍのフィールド酸化膜２２を形成し
た（第吏図（ａ＞図示）。次に熱酸化を行ない、前記フ
ィールド酸化膜２２によって囲まれた島状の素子領域表
面に厚さ５００人の第１の熱酸化膜２３を形成した。つ
づいて、ＣＶＤ法により全面にフローティングゲートと
なる厚さ４０００人の第１の多結晶シリコンｆｉ１２４
を堆積した。つづいて、第１の多結晶シリコン膜２４に
Ｐ＋をエネルギー１００ｋｅＶ、ドーズ量２Ｘ１０”Ｃ
Ｍ”の条件でイオン注入し、更にＳ　ｉ　＋をエネルギ
ー１００ｋｅＶ、ドース１６Ｘ１０１”ＩＪ４の条件で
イオン注入したく同図（ｂ）図示）。

次いで、１０００℃において熱酸化を行ない、厚さ５０
０人の第２の熱酸化１’！２５を形成した後、全面に厚
さ４０００人、ρ５−２０Ω／口のコントロールゲート
となる第２の多結晶シリコン膜２６を堆積した。つづい
′て、この第２の多結晶シリコン膜２６上に写真蝕刻法
により部分的にホトレジストパターン２７を形成した（
同図（Ｃ）図示）。

次いで、このホトレジストパターン２７をマスクとして
前記第２の多結晶シリコン膜２６、第２の熱酸化膜２５
、第１の多結晶シリコン膜２４及び第１の熱酸化膜、２
３を順次パターニングして第１のゲート酸化膜２８、フ
ローティングゲート２９、第２のゲート酸化膜３０及び
コントロールゲート３１を形成した。つづいて、これら
をマスクとしてＡｓ＋をエネルギー６０ｋｅｖ、ドーズ
量２．５ＸＩＯ”６ｍ４の条件でイオン注入したく同図
（ｄ　）図示）。

次いで、前記ホトレジストパターン２７を除去した後、
１０００℃で熱酸化を行ない、厚さ５００人の後酸化１
１３２を形成した。この際、前記ＡＳイオン注入層が活
性化してρ５−３０〜４０Ω／口、ＸＪ−０，４μｍの
Ｎ＋型ソース、ドレイン電極３３．３４が形成された。

つづいて、パッシベーション膜として厚さ０，８μｍの
ＰＳＧｉ１３５を堆積した（同図（ｅ　）図示）。次い
で、前記ＰＳＧ［ｌ＊３５、及び後酸化膜３２の一部を
選択的にエツチングしてコンタクトホール３６．３６を
開孔し、更に全面に厚さ１．０μｍのＡｌ−８１膜を一
堆積した後、バターニングしてソース電極３７、ドレイ
ン電極３８を形成し、ＥＰＲＯＭセルを製造した（同図
（「）図示）。

しかして、本発明方法によれば、第３図（ｂ）の工程で
第１の多結晶シリコン膜２４にＰ＋及びＳｉ＋を１０”
Ｏ１＋”以上のドーズ」でイオン注入することにより、
第１の多結晶シリコン膜２４の表面の凹凸を平坦化する
ことができるため、第３図（Ｃ）の工程で１０００℃の
低温酸化で形成される第２の熱酸化１１２５と第１の多
結晶シリコン１１１２４との界面における凹凸を低減す
ることができる。

この結果、第２のゲート酸化１！１３０の耐圧を高くす
ることができ、第３図（ｆ）図示のＥＰＲＯＭセルのコ
ントロールゲート３１に正の高電圧を印加しても記憶を
良好に保持することができる。

また、低温プロセスを採用しているので、ウェハの反り
等が発生して半導体メモリデバイスの歩留りが低下する
という問題は生じない。

なお、上記実施例では第３図（ｂ）の工程で第１の多結
晶シリコン膜２４へＰ＋及びＳｔ＋のイオン注入を行な
ったが、第１の多結晶シリコン膜２４を低抵抗化するた
めの不純物としてＢ＋、Ａｓ２を用いてもよいし、第１
の多結晶、シリコン膜°２４の表面の凹凸を平坦化する
ために８１＋の代わりにＧｅ“をイオン注入してもよい
。

また、工程を単純化するためにＰ”　、Ｂ”　、Ａｓ２
等の不純物のうちの一種のイオンを１０１８ＣＩＩｉ憧
以上のドーズ量でイオン注入するだけでも同様の効果を
得ることができる。

また、イオン注入前に例えばＰＯＣＩｇを拡散源として
第１の多結晶シリコン膜２４にリンをドープした後、Ｓ
１＋又はＧｅ＋のイオン注入を行なっても同様の効果を
得ることができる。

更に、上記実施例では７０−ティングゲート２９及びコ
ントロールゲート３１の材料として多結晶シリコンを用
いたが、これに限らず非晶質シリコンを用いてもよい。

（発明の効果） 以上詳述した如く本発明の半導体記憶装置の製造方法に
よれば、従来のプロセスを大幅に変更する必要がなく、
コストアップやデバイスの歩留り低下を招くことなしに
第２のゲート酸化膜の耐圧の向上した記憶保持特性の良
好な半導体記憶装置を製造できるものである。

【図面の簡単な説明】

第１図は従来のＥＰＲＯＭセルの断面図、第２図はイオ
ン注入量と第１の多結晶シリコン膜の表面の凹凸との関
係を示す線図、第３図（ａ　）〜（「）は本発明の実施
例におけるＥＰＲＯＭセルの製造方法を示す断面図であ
る。 ２１・・・Ｐ−型シリコン基板、２２・・・フィールド
酸化膜、２３・・・第１の熱酸化層、２４・・・第１の
多結晶シリコン膜、２５・・・第２の熱酸化層、２６・
・・第２の多結晶シリコン膜、２７・・・ホトレジスト
パターン、２８・・・第１のゲート酸化膜、２９・・・
フローティングゲート、３０・・・第２のゲート酸化膜
、３１・・・コントロールゲート、３２・・・後酸化膜
、３３．３４・・・Ｎ＋型′ソース、ドレイン領域、３
５・・・ＰＳＧ躾、３６・・・コンタクトホール、３７
・・・ソース電極、３８・・・ドレイン電極。 出願人代理人　弁理士　鈴江武彦 ｓ１図 ４ｊｒンＳ主λ量（ｘｌＯ１６Ｃｍ−２）第　３　図 第３図

Claims (1)

1. 【特許請求の範囲】 （１）　第１導電型の半導体基板の素子領域表面に第１
   の絶縁膜を形成した後、全面に非単結晶シリコン膜を堆
   積する工程と、該第１の非単結晶シリコン膜に１０”ｃ
   ｒｔｔ’以上のドーズ量でイオン注入を行ない、該第１
   の非単結晶シリコン膜の表面を平坦化する工程と、該第
   １の非単結晶シリコン膜表面に第２の絶縁膜を形成した
   後、全面に第２の非単結晶シリコン膜を堆積する工程と
   、これら第２の非単結晶シリコン膜、第２の絶縁膜、第
   １の非単結晶シリコン膜、及び第１の絶縁膜を順次パタ
   ーニングする工程と、これらのパターンをマスクとして
   第２導電型の不純物をイオン注入して第２導電型のソー
   ス、ドレイン領域を形成する工程とを具備したことを特
   徴とする半導体記憶装置の製造方法。 （９）　１１１の非１！！結晶シリコン躇のパターンを
   フローティンググー１・、第２の非単結晶シリコン膜の
   パターンをコントロールゲートとする特許請求の範囲第
   １項記載の半導体記憶装置の製造方法。 〈３）　第１の非単結晶シリコン膜に不純物及びシリコ
   ン又はゲルマニウムをイオン注入し、シリコン又はゲル
   マニウムのイオン注入のドーズ量を１０”ｃＩＲ’以上
   とする特許請求の範囲第１項記載の半導体記憶装置の製
   造方法。 （４）　第１の非単結晶シリコン族に不純物のみをイオ
   ン注入し、不純物のイオン注入のドーズ（５）　第１の
   非単結晶シリコン膜に不純物を拡散した後、シリコン又
   はゲルマニウムを