JPS62199067A

JPS62199067A - 半導体記憶装置の製造方法

Info

Publication number: JPS62199067A
Application number: JP4032986A
Authority: JP
Inventors: Yuichi Mikata; 見方　裕一; Toshiro Usami; 俊郎宇佐美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-02-27
Filing date: 1986-02-27
Publication date: 1987-09-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明は、半導体記憶装置の製造方法の改良に関する。

［従来技術とその問題点］従来、第４図図示のＥ　Ｐ　ＲＯＭ　（Ｅ　ｒａｓａｂ
ｌｅＰｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　
Ｍｅｍｏｒｙ　）は以下のようにして製造されている。

まず、Ｐ−型シリコン基板１の図示しないフィールド酸
化膜によって囲まれた島状の素子領域表面に第１の絶縁
膜を形成した後、全面にフローティングゲートとなる第
１の多結晶シリコン膜を堆積する。　次に、この第１の
多結晶シリコン膜に例えばＰＯＣＩ　３を拡散源として
リンをドープした後、その一部を選択的にエツチングす
る。　つづいて、例えば酸化性ガスとして酸素又は水蒸
気を用いて１０００℃以下の低温酸化を行い、第１の多
結晶シリコン膜の表面に第２の熱酸化膜を形成した後、
全面にコントロールゲートとなる第２の多結晶シリコン
膜を堆積し、不純物をドープする。

次いで、写真蝕刻法により第２の多結晶シリコン躾、第
２の熱酸化膜、第１の多結晶シリコン膜及び第１の絶縁
膜を順次エツチングして、第１のゲート絶縁膜２．７０
−ティングゲート３、第２のゲート酸化膜４及びコント
ロールゲート５を形成する。　つづいて、これらをマス
クとして利用し、Ｎ型不純物、例えばＡＳをイオン注入
する。　つづいて、熱酸化を行い、前記コントロールゲ
ート５の表面及び側面、７０−ティングゲート３の側面
並びに露出した基板１の表面に後酸化膜６を形成すると
ともに、前記Ａｓイオン注入層を活性化してＮ＋＋ソー
ス、ドレイン領域７．８を形成する。　次いで、全面に
パッシベーション膜としてＰＳＧ膜９を堆積した後、こ
のＰＳＧＩＩ９及び前記後酸化膜６の一部を選択的にエ
ツチングしてコンタクトホール１０を開孔し更に全面に
Ａ　ｈｓ　ｉ膜を蒸着した後、パターニングしてソース
電極１１及びドレイン形成極１２を形成して、ＥＰＲＯ
Ｍセルを製造する。

上述したＥＰＲＯＭセルはセルトランジスタのＮ＋型ト
ドレイン領域８コントロールゲート５とに正の高電圧を
印加してフローティングゲート３へ電子を注入し、書込
みを行うデバイスである。

しかしながら、書込み後コントロールゲート５に正の高
電圧を印加すると、７０−ティングゲート３への注入電
子がコントロールゲート５へ扱け、記憶が保持されない
場合があるという欠点がある。

これは第２のゲート酸化膜４の耐圧劣化のためであり、
その原因は以下のように考えられる。

すなわち、フローティングゲートとなる第１の多結晶シ
リコン膜は種々の面方位を有するグレインから構成され
ているため、表面に凹凸（５ｕｒｆａｓｅａｓｐｅｒｉ
ｔｙ）がある。　これを１０００℃以下の低温酸化によ
り酸化し、第２のゲート酸化１１１４を形成すると、７
０−ティングゲート３と第２のゲート酸化膜４との境界
に凹凸が生じる。　これが第２のゲート酸化ｇ！４の耐
圧劣化を招くものである。

このような現象は１１００℃以上の高温プロセスによっ
て緩和されるが、高温プロセスは予め形成された接合の
位置を変えたり、ウェハの反りをもたらす等のため、デ
バイスの性能を劣化させ、歩留りを低下させることにな
るので、有効な対策とはなりえない。　また、集積度が
上がるとともにゲートの面積もふえ、製造環境からの汚
染などにより酸化膜中に欠陥が生じる確率が高まり、こ
れらの欠陥を通してリーク電流が生じデバイスの性能を
劣化させる。

［発明の目的］本発明は上記事情に鑑みてなされたものであり、デバイ
スの歩留りを低下することなく、第２のゲート酸化膜の
耐圧を向上し、記憶保持特性の良好な半導体記憶装置を
製造し得る方法を提供しようとするものである。

［発明の概要］本発明の半導体記憶装置の製造方法は、第１導電型の半
導体基板の素子領域表面に第１の絶縁膜を形成し、全面
に不純物をドープした第１の非単結晶シリコン膜を形成
した後、その上に第２の酸化絶縁膜を形成後、不純物を
ドープしな、い第２の非単結晶シリコン膜を形成し、こ
の第２の非単結晶シリコン膜を熱酸化して第３の酸化絶
縁膜に変換し、次いで第３の非単結晶シリコン膜を形成
し、次いでバターニングおよび不純物イオン注入による
第２導電型のソース、ドレイン形成を行うことを骨子と
するものである。

上述したように、第２の非単結晶シリコ・ン膜を熱酸化
して変換した第３の酸化絶縁膜を形成することによって
第１の非単結晶シリコン膜上の第２酸化絶縁膜中の欠陥
を第３酸化絶縁膜が覆うため全体として欠陥密度が減る
。　また第２の非単結晶シリコン膜中にリン等がドーピ
ングされていないため、第３酸化絶縁膜中にリン等が取
り込まれることがなく欠陥の少ない酸化膜が形成される
。

このような効果によって７０−ティングゲートとコント
ロールゲートの間における第２ゲート酸化躾のリーク電
流を減らすことが可能となる。

［発明の実施例］以下、本発明製造方法の実施例を第２図＜ａ　）〜（ｈ
）を参照して説明する。　本発明製造方法により得られ
る半導体装置の構造を第１図に示す。

まず、比抵抗１０〜２０Ω−Ｃｍ、面方位（９１１）の
Ｐ−型シリコン基板２１表面に通常の選択酸化技術を用
いて、１！厚１．２μｍのフィールド酸化膜２２を形成
した（第２図（ａ　）図示）。

次に、熱酸化を行い、前記フィールド酸化膜２２によっ
て囲まれた島状の素子領域表面に、膜厚５００μｍの第
１絶縁膜２３を形成した。　つづいて、ＣＶＤ法により
全面にフローティングゲートとなる膜厚３５００大の第
１の多結晶シリコン膜２４を堆積した。　つづいて、Ｐ
ＯＣＩ　３を拡散源として第１の多結晶シリコンｇ！２
４にリンをドープし、ρ、−１５Ω／口とした。　次い
で、１０００℃、０２ｒＩＡ度５０％のＡ「ガス中にお
いて１０分間の熱酸化を行い、２００スの第２の酸化絶
縁膜２５を形成した（第２図（ｂ）図示）。

次いで、全面に膜厚１００人の第２の多結晶シリコン１
１１３２６を堆積した。　この多結晶シリコン膜には、
不純物がドープされない（第２図（Ｃ）図示）。

つづいて、この第２の多結晶シリコンｒ！２６を１００
０℃、０２１１度５０％のＡｒガス中において熱酸化し
、第２の多結晶シリコン膜２６すべてを第３の酸化絶縁
１１Ａ２７に変えた（第２図（ｄ　）図示）。

次いで、全面に膜厚３５００Ｘ　、ρ、＝２０Ω／口の
コントロールゲートとなる第３の多結晶シリコンＭｌ　
２８を堆積した。　つづいて、この第３の多結晶シリコ
ン膜２８上に写真蝕刻法により部分的にホトレジストパ
ターン２９を形成した（第２図（ｅ　）図示）。

次いで、このホトレジストパターン２９をマスクとして
前記第３の多結晶シリコン膜２８、第３の酸化絶縁膜２
７、第２の酸化絶縁ｌｌ１２５、第１の多結晶シリコン
ｌｌＩ２４及び第１の絶縁１１２３を順次パターニング
して、第１のゲート絶縁膜２、フローティングゲート３
、コントロールゲート５、及びフローティングゲートと
コントロールゲート間に第２ゲート酸化膜３０．３１を
形成した（第２図（ｆ）図示）。

次に、これらをマスクとしてＡＳ４′をエネルギー　６
０ｋｅＶ、ドーズ量２．５Ｘ　１０”　０Ｎ−２の条件
でイオン注入した。　つづいて、前記ホトレジストパタ
ーン２９を除去した後、１０００℃で熱酸化を行い、膜
厚５００Ｘの後酸化膜３２を形成した。　この際、前記
Ａｓイオン注入層が活性化してρ５−３０〜４０Ω／口
、Ｘ　５　＝　０．４μｍのＮ＋型ソース、ドレイン領
域７．８が形成された。　つづいて、パッシベーション
膜として膜厚０．８μｍのＰＳＧＩＩ！Ｊ３３を堆積し
た（同図（ｇ）図示）。

次いで、前記ＰＳＧｇ１３３及び後酸化１１１３２の一
部を選択的にエツチングしてコンタクトホール１０を開
孔し、更に全面に膜厚１．０μｍのＡｌ−８ｉｌｌｌを
堆積した後、バターニングしてソース電極１１、ドレイ
ン電極１２を形成し、ＥＰＲＯＭセルを製造したく同図
（ｈ）図示）。

しかして、本発明製造方法によれば、第２図（Ｃ）〜＜
Ｘの工程で第２の多結晶シリコン膜２６を堆積後、この
多結晶シリコンＩｌ＊２６をすべて熱酸化して変換した
第３酸化絶縁膜２７によって、第２酸化絶縁膜２５が被
覆され、その結果得られた第１図の半導体記憶装置にみ
るように、フローティングゲート３とコントロールゲー
ト５の間の第２ゲート酸化膜３０．３１は、第２酸化絶
１ｍ１１２５と第３酸化絶縁ｇ！２７とから構成され、
第２ゲート酸化躾は全体として欠陥密度の著しく低減し
たものとすることができる。

例えば、第３図＜ａ　＞には、従来のように第２ゲート
酸化膜が通常の熱酸化による第２の酸化絶縁１１１２５
だけから構成された場合の第２ゲート酸化膜の耐圧を、
また同図（ｂ　）には、上記実施例により第２ゲート酸
化膜が第２酸化絶縁膜３０と第３Ｍ化絶＄１ｌ１３１と
から構成された（第１図参照）場合の第２ゲート酸化膜
の耐圧をそれぞれ示す。　これらの図から明らかなよう
に上記実施例の方法で形成された第２ゲート酸化膜の方
が耐圧が著しく向上し、しかも耐圧のバラツキも極めて
小さい。　この結果、第１図図示のＥＰＲＯＭセルに書
込み後、コントロールゲート５に正の高電圧を印加して
も記憶を良好に保持することができる。　また、低温ブ
Ｏセスを採用しているので、ウェハの反り等が発生して
半導体メモリデバイスの歩留りが低下するという問題は
生じない。

なお、上記実施例ではフローティングゲート３及びコン
トロールゲート５の材料として多結晶シリコンを用いた
が、これに限らず非晶質シリコンを用いてもよい。

［発明の効県］以上詳述した如く本発明の半導体記憶装置の製造方法に
よれば、従来のプロセスを大幅に変更する必要がなく、
コストアップやデバイスの歩留り低下を招くことなしに
第２ゲート酸化膜の耐圧の向上した記憶保持特性の良好
な半導体記憶装置を製造できるものである。

【図面の簡単な説明】

第１図は、本発明のＥＰＲＯＭセルの断面図、第２図（
ａ　）〜（ｈ）は本発明の実施例におけるＥＰＲＯＭセ
ルの製造方法を示す断面図、第３図（ａ　）は従来の方
法により形成された第２ゲート酸化膜の耐圧のヒストグ
ラム、同図（ｂ）は本発明の実施例の方法により形成さ
れた第２ゲート酸化膜の耐圧のヒストグラム、第４図は
従来のＥＰＲＯＭの断面図である。１．２１・・・シリコン基板、　２・・・第１ゲート絶
縁膜、　３・・・フローティングゲート、　４・・・第
２ゲート酸化膜、　５・・・コントロールゲート、　６
・・・後酸化膜、　７．８・・・Ｎ＋型ソース　、ドレ
イン電極、　９．３３・・・パッシベーション膜、　１
０・・・コンタクトホール、　１１・・・ソース電極、
１２・・・ドレイン電極、　２２・・・フィールド酸化
膜、２３・・・第１の絶縁膜、　２４・・・第１の非結
晶シリコン膜、　２５・・・第２の酸化絶縁膜、　２６
・・・第２の非結晶シリコン膜、　２７・・・第３の酸
化絶縁膜、　２８・・・第３の非単結晶シリコン膜、　
２９・・・ホトレジストパターン、　３０．３１・・・
第２ゲート酸化膜、　３２・・・後酸化膜。特許出願人　株式会社　東　　芝第１図着第２図第２図

Claims

【特許請求の範囲】

１　第１導電型の半導体基板の素子領域表面に第１の絶
縁膜を形成した後、全面に不純物をドープした第１の非
単結晶シリコン膜を形成する工程と、この第１の非単結
晶シリコン膜上に第２の酸化絶縁膜を形成する工程と、
該第２の酸化絶縁膜上に不純物をドープしない第２の非
単結晶シリコン膜を形成する工程と、この第２の非単結
晶シリコン膜を熱酸化して第３の酸化絶縁膜に変換する
工程と、該第３の酸化絶縁膜上の全面に第３の非単結晶
シリコン膜を形成する工程と、これらの膜を順次パター
ニングし、このパターンをマスクとして半導体基板に第
２導電型の不純物をイオン注入することにより、第２導
電型のソース、ドレイン領域を形成する工程とを具備し
たことを特徴とする半導体記憶装置の製造方法。