JPS6311785B2 - - Google Patents
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- JPS6311785B2 JPS6311785B2 JP59149179A JP14917984A JPS6311785B2 JP S6311785 B2 JPS6311785 B2 JP S6311785B2 JP 59149179 A JP59149179 A JP 59149179A JP 14917984 A JP14917984 A JP 14917984A JP S6311785 B2 JPS6311785 B2 JP S6311785B2
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- silicon film
- film
- single crystal
- crystal silicon
- oxygen
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
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- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法の改良に関
する。
する。
従来第１図図示のEPROM（Electrically
Programmable Read Only memory）は例えば
以下のようにして製造されている。
Programmable Read Only memory）は例えば
以下のようにして製造されている。
まず、例えばP-型シリコン基板１の図示しな
いフイールド酸化膜によつて囲まれた島状の素子
領域表面に第１の酸化膜を形成した後、全面にフ
ローテイングゲートとなる第１の多結晶シリコン
膜を堆積する。次に、この第１の多結晶シリコン
膜に例えばPOCl3を拡散源としてリンをドープし
た後、その一部を選択的にエツチングする。つづ
いて、例えば酸化性ガスとして酸素又は水蒸気を
用いて1000℃以下の低温酸化を行ない、第１の多
結晶シリコン膜の表面に第２の熱酸化膜を形成し
た後、全面にコントロールゲートとなる第２の多
結晶シリコン膜を堆積し、不純物をドープする。
次いで、写真蝕刻法により第２の多結晶シリコン
膜、第２の熱酸化膜、第１の多結晶シリコン膜及
び第１の熱酸化膜を順次エツチングして、第１の
ゲート酸化膜２、フローテイングゲート３、第２
のゲート酸化膜４及びコントロールゲート５を形
成する。つづいて、これらをマスクとして利用
し、Ｎ型不純物、例えばAsをイオン注入する。
つづいて、熱酸化を行ない、前記コントロールゲ
ート５の表面、フローテイングゲート３の側面及
び露出した基板１の表面に後酸化膜６を形成する
とともに、前記Asイオン注入層を活性化してN+
型ソース、ドレイン領域７，８を形成する。次い
で、全面にパツシベーシヨン膜としてPSG膜９
を堆積した後、このPSG膜９及び前記後酸化膜
６の一部を選択的にエツチングしてコンタクトホ
ール１０，１０を開孔し、更に全面にAl―Si膜
を蒸着した後、パターニングしてソース電極１１
及びドレイン電極１２を形成してEPROMセルを
製造する。
いフイールド酸化膜によつて囲まれた島状の素子
領域表面に第１の酸化膜を形成した後、全面にフ
ローテイングゲートとなる第１の多結晶シリコン
膜を堆積する。次に、この第１の多結晶シリコン
膜に例えばPOCl3を拡散源としてリンをドープし
た後、その一部を選択的にエツチングする。つづ
いて、例えば酸化性ガスとして酸素又は水蒸気を
用いて1000℃以下の低温酸化を行ない、第１の多
結晶シリコン膜の表面に第２の熱酸化膜を形成し
た後、全面にコントロールゲートとなる第２の多
結晶シリコン膜を堆積し、不純物をドープする。
次いで、写真蝕刻法により第２の多結晶シリコン
膜、第２の熱酸化膜、第１の多結晶シリコン膜及
び第１の熱酸化膜を順次エツチングして、第１の
ゲート酸化膜２、フローテイングゲート３、第２
のゲート酸化膜４及びコントロールゲート５を形
成する。つづいて、これらをマスクとして利用
し、Ｎ型不純物、例えばAsをイオン注入する。
つづいて、熱酸化を行ない、前記コントロールゲ
ート５の表面、フローテイングゲート３の側面及
び露出した基板１の表面に後酸化膜６を形成する
とともに、前記Asイオン注入層を活性化してN+
型ソース、ドレイン領域７，８を形成する。次い
で、全面にパツシベーシヨン膜としてPSG膜９
を堆積した後、このPSG膜９及び前記後酸化膜
６の一部を選択的にエツチングしてコンタクトホ
ール１０，１０を開孔し、更に全面にAl―Si膜
を蒸着した後、パターニングしてソース電極１１
及びドレイン電極１２を形成してEPROMセルを
製造する。
上述したEPROMセルはセルトランジスタの
N+型ドレイン領域８とコントロールゲート５と
に正の高電圧を印加してフローテイングゲート３
へ電子を注入し、書込みを行なうデバイスであ
る。
N+型ドレイン領域８とコントロールゲート５と
に正の高電圧を印加してフローテイングゲート３
へ電子を注入し、書込みを行なうデバイスであ
る。
しかしながら、書込み後コントロールゲート５
に正の高電圧を印加すると、フローテイングゲー
ト３への注入電子がコントロールゲート５へ抜
け、記憶が保持されない場合があるという欠点が
ある。
に正の高電圧を印加すると、フローテイングゲー
ト３への注入電子がコントロールゲート５へ抜
け、記憶が保持されない場合があるという欠点が
ある。
これは第２のゲート酸化膜４の耐圧劣化のため
であり、その原因は以下のように考えられる。す
なわち、フローテイングゲートとなる第１の多結
晶シリコン膜は種々の面方位を有するグレインか
ら構成されているため、表面に凹凸（surfase
asperity）がある。これを1000℃以下の低温酸化
により酸化し、第２のゲート酸化膜４を形成する
と、フローテイングゲート３と第２のゲート酸化
膜４との界面に凹凸が生じる。これが第２のゲー
ト酸化膜４の耐圧劣化を招くものである。
であり、その原因は以下のように考えられる。す
なわち、フローテイングゲートとなる第１の多結
晶シリコン膜は種々の面方位を有するグレインか
ら構成されているため、表面に凹凸（surfase
asperity）がある。これを1000℃以下の低温酸化
により酸化し、第２のゲート酸化膜４を形成する
と、フローテイングゲート３と第２のゲート酸化
膜４との界面に凹凸が生じる。これが第２のゲー
ト酸化膜４の耐圧劣化を招くものである。
このような現象は1100℃以上の高温プロセスに
よつて緩和されるが、高温プロセスは予め形成さ
れた接合の位置を変えたり、ウエハの反りをもた
らす等のため、デバイスの性能を劣化させ、歩留
りを低下させることになるので有効な対策とはな
りえない。
よつて緩和されるが、高温プロセスは予め形成さ
れた接合の位置を変えたり、ウエハの反りをもた
らす等のため、デバイスの性能を劣化させ、歩留
りを低下させることになるので有効な対策とはな
りえない。
本発明は上記事情に鑑みてなされたものであ
り、デバイスの歩留りを低下することなく、第２
のゲート酸化膜の耐圧を向上し、記憶保持特性の
良好な半導体記憶装置を製造し得る方法を提供し
ようとするものである。
り、デバイスの歩留りを低下することなく、第２
のゲート酸化膜の耐圧を向上し、記憶保持特性の
良好な半導体記憶装置を製造し得る方法を提供し
ようとするものである。
本発明の半導体記憶装置の製造方法は、第１導
電型の半導体基板の素子領域表面に第１の絶縁膜
を形成し、全面に不純物をドープした第１の非単
結晶シリコン膜を堆積した後、微量の酸素を含む
不活性ガス中で熱処理し、更に微量の酸素を含む
不活性ガスを酸化性ガスに変えて熱処理を行な
い、第１の非単結晶シリコン膜の表面に第２の絶
縁膜（熱酸化膜）を形成、次いで第２の非単結晶
シリコン膜の堆積、パターニングおよび第２導電
型のソース、ドレイン形成を行なうことを骨子と
するものである。
電型の半導体基板の素子領域表面に第１の絶縁膜
を形成し、全面に不純物をドープした第１の非単
結晶シリコン膜を堆積した後、微量の酸素を含む
不活性ガス中で熱処理し、更に微量の酸素を含む
不活性ガスを酸化性ガスに変えて熱処理を行な
い、第１の非単結晶シリコン膜の表面に第２の絶
縁膜（熱酸化膜）を形成、次いで第２の非単結晶
シリコン膜の堆積、パターニングおよび第２導電
型のソース、ドレイン形成を行なうことを骨子と
するものである。
上述したように微量の酸素を含む不活性ガス中
で熱処理を行なうことにより、第１の非単結晶シ
リコン膜にドープされた不純物の濃度を均一にす
るとともに第１の非単結晶シリコン膜中に予め存
在している応力を緩和することができる。この状
態を保つたまま微量の酸素を含む不活性ガスを酸
化性ガスに変えて熱処理を行なうと第１の非単結
晶シリコン膜の表面は均等に酸化され、第２の絶
縁膜（熱酸化膜）の膜厚が均一となる。また、微
量の酸素を含む不活性ガス中での熱処理により第
１の非単結晶シリコン膜中のグレインの成長も同
時に起り、この結果表面の凹凸が少なくなつてい
るため、酸化性ガスを用いた低温酸化により第２
の絶縁膜を形成した場合、第２の絶縁膜と第１の
非単結晶シリコン膜との界面における凹凸を低減
することができる。微量の酸素を含む不活性ガス
中での熱処理により第１の非単結晶シリコン膜の
表面に数＋Åの酸化膜が形成され、第１の非単結
晶シリコン膜の表面が荒れるのを防止するととも
に第１の非単結晶シリコン膜から不純物が蒸発す
るのを防止する保護膜となるため、第２の絶縁膜
の耐圧のバラツキを低減することができる。しか
も、この酸化膜は極めて薄いため、上述したよう
な耐圧を改善する効果には何等悪影響を与えな
い。
で熱処理を行なうことにより、第１の非単結晶シ
リコン膜にドープされた不純物の濃度を均一にす
るとともに第１の非単結晶シリコン膜中に予め存
在している応力を緩和することができる。この状
態を保つたまま微量の酸素を含む不活性ガスを酸
化性ガスに変えて熱処理を行なうと第１の非単結
晶シリコン膜の表面は均等に酸化され、第２の絶
縁膜（熱酸化膜）の膜厚が均一となる。また、微
量の酸素を含む不活性ガス中での熱処理により第
１の非単結晶シリコン膜中のグレインの成長も同
時に起り、この結果表面の凹凸が少なくなつてい
るため、酸化性ガスを用いた低温酸化により第２
の絶縁膜を形成した場合、第２の絶縁膜と第１の
非単結晶シリコン膜との界面における凹凸を低減
することができる。微量の酸素を含む不活性ガス
中での熱処理により第１の非単結晶シリコン膜の
表面に数＋Åの酸化膜が形成され、第１の非単結
晶シリコン膜の表面が荒れるのを防止するととも
に第１の非単結晶シリコン膜から不純物が蒸発す
るのを防止する保護膜となるため、第２の絶縁膜
の耐圧のバラツキを低減することができる。しか
も、この酸化膜は極めて薄いため、上述したよう
な耐圧を改善する効果には何等悪影響を与えな
い。
なお、本発明において、酸化性ガスをアルゴン
もしくは窒素又はこれらの混合ガスと、酸素もし
くは水蒸気又はこれらの混合ガスとの混合ガスと
し、酸素を微量に含む不活性ガス中で熱処理した
ときの温度を維持したまま更に酸素を微量に含む
不活性ガスを酸化性ガスに変えて熱処理を行な
い、第１の非単結晶シリコン膜の表面に第２の絶
縁膜（熱酸化膜）を形成するようにすれば、酸素
又は水蒸気の分圧により第２の絶縁膜の膜厚を制
御することができる。
もしくは窒素又はこれらの混合ガスと、酸素もし
くは水蒸気又はこれらの混合ガスとの混合ガスと
し、酸素を微量に含む不活性ガス中で熱処理した
ときの温度を維持したまま更に酸素を微量に含む
不活性ガスを酸化性ガスに変えて熱処理を行な
い、第１の非単結晶シリコン膜の表面に第２の絶
縁膜（熱酸化膜）を形成するようにすれば、酸素
又は水蒸気の分圧により第２の絶縁膜の膜厚を制
御することができる。
以下、本発明の実施例を第２図ａ〜ｆを参照し
て説明する。
て説明する。
まず、比抵抗10〜20Ω−cm、面方位（911）の
P-型シリコン基板２１表面に通常の選択酸化技
術を用いて、膜厚1.2μmのフイールド酸化膜２２
を形成した（第２図ａ図示）。次に、熱酸化を行
ない、前記フイールド酸化膜２２によつて囲まれ
た島状の素子領域表面に膜厚500μmの第１の熱酸
化膜２３を形成した。つづいて、CVD法により
全面にフローテイングゲートとなる膜厚3500Åの
第１の多結晶シリコン膜２４を堆積した。つづい
て、POCl3を拡散源として第１の多結晶シリコン
膜２４にリンをドープし、ρs＝15Ω／□とした。
つづいて、1000℃、O2濃度0.005％のArガス中に
おいて10分間アニールを行ない、更に1000℃の温
度を保つたまま前記ガスをAr：O2＝１：１の混
合ガスに変えて熱酸化を行ない、第１の多結晶シ
リコン膜２４の表面に膜厚500Åの第２の熱酸化
膜２５を形成した（同図ｂ図示）。
P-型シリコン基板２１表面に通常の選択酸化技
術を用いて、膜厚1.2μmのフイールド酸化膜２２
を形成した（第２図ａ図示）。次に、熱酸化を行
ない、前記フイールド酸化膜２２によつて囲まれ
た島状の素子領域表面に膜厚500μmの第１の熱酸
化膜２３を形成した。つづいて、CVD法により
全面にフローテイングゲートとなる膜厚3500Åの
第１の多結晶シリコン膜２４を堆積した。つづい
て、POCl3を拡散源として第１の多結晶シリコン
膜２４にリンをドープし、ρs＝15Ω／□とした。
つづいて、1000℃、O2濃度0.005％のArガス中に
おいて10分間アニールを行ない、更に1000℃の温
度を保つたまま前記ガスをAr：O2＝１：１の混
合ガスに変えて熱酸化を行ない、第１の多結晶シ
リコン膜２４の表面に膜厚500Åの第２の熱酸化
膜２５を形成した（同図ｂ図示）。
次いで、全面に膜厚3500Å、ρs＝20Ω／□のコ
ントロールゲートとなる第２の多結晶シリコン膜
２６を堆積した。つづいて、この第２の多結晶シ
リコン膜２６上に写真蝕刻法により部分的にホト
レジストパターン２７を形成した（同図ｃ図示）。
次いで、このホトレジストパターン２７をマスク
として前記第２の多結晶シリコン膜２６、第２の
熱酸化膜２５、第１の多結晶シリコン膜２４及び
第１の熱酸化膜２３を順次パターニングして第１
のゲート酸化膜２８、フローテイングゲート２
９、第２のゲート酸化膜３０及びコントロールゲ
ート３１を形成した。つづいて、これらをマスク
としてAs+をエネルギー60keV、ドーズ量2.5×
1015cm-2の条件でイオン注入した（同図ｄ図示）。
ントロールゲートとなる第２の多結晶シリコン膜
２６を堆積した。つづいて、この第２の多結晶シ
リコン膜２６上に写真蝕刻法により部分的にホト
レジストパターン２７を形成した（同図ｃ図示）。
次いで、このホトレジストパターン２７をマスク
として前記第２の多結晶シリコン膜２６、第２の
熱酸化膜２５、第１の多結晶シリコン膜２４及び
第１の熱酸化膜２３を順次パターニングして第１
のゲート酸化膜２８、フローテイングゲート２
９、第２のゲート酸化膜３０及びコントロールゲ
ート３１を形成した。つづいて、これらをマスク
としてAs+をエネルギー60keV、ドーズ量2.5×
1015cm-2の条件でイオン注入した（同図ｄ図示）。
次いで、前記ホトレジストパターン２７を除去
した後、1000℃で熱酸化を行ない、膜厚500Åの
後酸化膜３２を形成した。この際、前記Asイオ
ン注入層が活性化してρs＝30〜40Ω／□、xj＝
0.4μmのN+型ソース、ドレイン領域３３，３４
が形成された。つづいて、パツシベーシヨン膜と
して膜厚0.8μmのPSG膜３５を堆積した（同図ｅ
図示）。次いで、前記PSG膜３５及び後酸化膜３
２の一部を選択的にエツチングしてコンタクトホ
ール３６，３６を開孔し、更に全面に膜厚1.0μm
のAl―Si膜を堆積した後、パターニングしてソ
ース電極３７、ドレイン電極３８を形成し、
EPROMセルを製造した（同図ｆ図示）。
した後、1000℃で熱酸化を行ない、膜厚500Åの
後酸化膜３２を形成した。この際、前記Asイオ
ン注入層が活性化してρs＝30〜40Ω／□、xj＝
0.4μmのN+型ソース、ドレイン領域３３，３４
が形成された。つづいて、パツシベーシヨン膜と
して膜厚0.8μmのPSG膜３５を堆積した（同図ｅ
図示）。次いで、前記PSG膜３５及び後酸化膜３
２の一部を選択的にエツチングしてコンタクトホ
ール３６，３６を開孔し、更に全面に膜厚1.0μm
のAl―Si膜を堆積した後、パターニングしてソ
ース電極３７、ドレイン電極３８を形成し、
EPROMセルを製造した（同図ｆ図示）。
しかして、本発明方法によれば、第２図ｂの工
程でPOCl3を拡散源として第１の多結晶シリコン
膜２４にリンをドープした後、1000℃、O2濃度
0.005％のArガス中において10分間アニールを行
ない、更に1000℃の温度を維持したまま前記ガス
をAr：O2＝１：１の混合ガスに変えて熱酸化
（稀釈酸化）を行なうことにより第２の熱酸化膜
２５を形成しているので、第２の熱酸化膜２５の
膜厚の均一化、第２の熱酸化膜２５と第１の多結
晶シリコン膜２４との界面の凹凸の低減及び第１
の多結晶シリコン膜２４からの不純物の蒸発の防
止により第２の熱酸化膜２５の耐圧を著しく向上
できるとともに耐圧のバラツキを低減することが
できる。
程でPOCl3を拡散源として第１の多結晶シリコン
膜２４にリンをドープした後、1000℃、O2濃度
0.005％のArガス中において10分間アニールを行
ない、更に1000℃の温度を維持したまま前記ガス
をAr：O2＝１：１の混合ガスに変えて熱酸化
（稀釈酸化）を行なうことにより第２の熱酸化膜
２５を形成しているので、第２の熱酸化膜２５の
膜厚の均一化、第２の熱酸化膜２５と第１の多結
晶シリコン膜２４との界面の凹凸の低減及び第１
の多結晶シリコン膜２４からの不純物の蒸発の防
止により第２の熱酸化膜２５の耐圧を著しく向上
できるとともに耐圧のバラツキを低減することが
できる。
例えば、第３図ａに従来のように通常の熱酸化
を行なつた場合の第２の熱酸化膜の耐圧を、また
同図ｂに上記実施例の場合の第２の熱酸化膜の耐
圧をそれぞれ示す。これらの図から明らかなよう
に上記実施例の方法で形成された第２の熱酸化膜
の方が耐圧が著しく向上し、しかも耐圧のバラツ
キも極めて小さい。この結果、第２図ｆ図示の
EPROMセルに書込み後、コントロールゲート３
１に正の高電圧を印加しても記憶を良好に保持す
ることができる。また、低温プロセスを採用して
いるので、ウエハの反り等が発生して半導体メモ
リデバイスの歩留りが低下するという問題は生じ
ない。
を行なつた場合の第２の熱酸化膜の耐圧を、また
同図ｂに上記実施例の場合の第２の熱酸化膜の耐
圧をそれぞれ示す。これらの図から明らかなよう
に上記実施例の方法で形成された第２の熱酸化膜
の方が耐圧が著しく向上し、しかも耐圧のバラツ
キも極めて小さい。この結果、第２図ｆ図示の
EPROMセルに書込み後、コントロールゲート３
１に正の高電圧を印加しても記憶を良好に保持す
ることができる。また、低温プロセスを採用して
いるので、ウエハの反り等が発生して半導体メモ
リデバイスの歩留りが低下するという問題は生じ
ない。
なお、上記実施例では微量の酸素を含む不活性
ガスとしてO2濃度0.005％のArガスを用いたが、
不活性ガスとして窒素又はアルゴンと窒素との混
合ガスを用いてもよい。また、第４図に示すAr
ガス中の酸素濃度と第２の熱酸化膜の耐圧との関
係からわかるように酸素濃度が10％を超えると耐
圧が劣化するので、不活性ガス中の酸素濃度は10
％以下であることが望ましい。
ガスとしてO2濃度0.005％のArガスを用いたが、
不活性ガスとして窒素又はアルゴンと窒素との混
合ガスを用いてもよい。また、第４図に示すAr
ガス中の酸素濃度と第２の熱酸化膜の耐圧との関
係からわかるように酸素濃度が10％を超えると耐
圧が劣化するので、不活性ガス中の酸素濃度は10
％以下であることが望ましい。
また、上記実施例では酸化性ガスとしてAr：
O2＝１：１の混合ガスを用いたが、これに限ら
ずアルゴンもしくは窒素又はこれらの混合ガス
と、酸素もしくは水蒸気又はこれらの混合ガスと
の混合ガスを用いることができる。また、上記実
施例のように微量の酸素を含む不活性ガスによる
熱処理の温度を維持したまま酸化性ガスにより熱
酸化を行なう場合には、酸素又は水蒸気の分圧を
設定することによつて第２の熱酸化膜の膜厚を制
御することができるので望ましい。
O2＝１：１の混合ガスを用いたが、これに限ら
ずアルゴンもしくは窒素又はこれらの混合ガス
と、酸素もしくは水蒸気又はこれらの混合ガスと
の混合ガスを用いることができる。また、上記実
施例のように微量の酸素を含む不活性ガスによる
熱処理の温度を維持したまま酸化性ガスにより熱
酸化を行なう場合には、酸素又は水蒸気の分圧を
設定することによつて第２の熱酸化膜の膜厚を制
御することができるので望ましい。
更に、上記実施例ではフローテイングゲート２
９及びコントロールゲート３１の材料として多結
晶シリコンを用いたが、これに限らず非晶質シリ
コンを用いてもよい。
９及びコントロールゲート３１の材料として多結
晶シリコンを用いたが、これに限らず非晶質シリ
コンを用いてもよい。
以上詳述した如く本発明の半導体記憶装置の製
造方法によれば、従来のプロセスを大幅に変更す
る必要がなく、コストアツプやデバイスの歩留り
低下を招くことなしに第２のゲート酸化膜の耐圧
の向上した記憶保持特性の良好な半導体記憶装置
を製造できるものである。
造方法によれば、従来のプロセスを大幅に変更す
る必要がなく、コストアツプやデバイスの歩留り
低下を招くことなしに第２のゲート酸化膜の耐圧
の向上した記憶保持特性の良好な半導体記憶装置
を製造できるものである。
第１図は従来のEPROMセルの断面図、第２図
ａ〜ｆは本発明の実施例におけるEPROMセルの
製造方法を示す断面図、第３図ａは従来の方法に
より形成された第２の熱酸化膜の耐圧のヒストグ
ラム、同図ｂは本発明の実施例の方法により形成
された第２の熱酸化膜の耐圧のヒストグラム、第
４図はアルゴンガス中の酸素濃度と第２の熱酸化
膜の耐圧との関係を示す特性図である。 ２１…P-型シリコン基板、２２…フイールド
酸化膜、２３…第１の熱酸化膜、２４…第１の多
結晶シリコン膜、２５…第２の熱酸化膜、２６…
第２の多結晶シリコン膜、２７…ホトレジストパ
ターン、２８…第１のゲート酸化膜、２９…フロ
ーテイングゲート、３０…第２のゲート酸化膜、
３１…コントロールゲート、３２…後酸化膜、３
３，３４…N+型ソース、ドレイン領域、３５…
PSG膜、３６…コンタクトホール、３７…ソー
ス電極、３８…ドレイン電極。
ａ〜ｆは本発明の実施例におけるEPROMセルの
製造方法を示す断面図、第３図ａは従来の方法に
より形成された第２の熱酸化膜の耐圧のヒストグ
ラム、同図ｂは本発明の実施例の方法により形成
された第２の熱酸化膜の耐圧のヒストグラム、第
４図はアルゴンガス中の酸素濃度と第２の熱酸化
膜の耐圧との関係を示す特性図である。 ２１…P-型シリコン基板、２２…フイールド
酸化膜、２３…第１の熱酸化膜、２４…第１の多
結晶シリコン膜、２５…第２の熱酸化膜、２６…
第２の多結晶シリコン膜、２７…ホトレジストパ
ターン、２８…第１のゲート酸化膜、２９…フロ
ーテイングゲート、３０…第２のゲート酸化膜、
３１…コントロールゲート、３２…後酸化膜、３
３，３４…N+型ソース、ドレイン領域、３５…
PSG膜、３６…コンタクトホール、３７…ソー
ス電極、３８…ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板の素子領域表面に第
１の絶縁膜を形成した後、全面に不純物をドープ
した第１の非単結晶シリコン膜を堆積する工程
と、微量の酸素を含む不活性ガス中で熱処理し、
更に微量の酸素を含む不活性ガスを酸化性ガスに
変えて熱処理を行ない、該第１の非単結晶シリコ
ン膜の表面に第２の絶縁膜を形成する工程と、全
面に第２の非単結晶シリコン膜を堆積する工程
と、これら第２の非単結晶シリコン膜、第２の絶
縁膜、第１の非単結晶シリコン膜及び第１の絶縁
膜を順次パターニングする工程と、これらのパタ
ーンをマスクとして第２導電型の不純物をイオン
注入して第２導電型のソース、ドレイン領域を形
成する工程とを具備したことを特徴とする半導体
記憶装置の製造方法。 ２ 第１の非単結晶シリコン膜のパターンをフロ
ーテイングゲート、第２の非単結晶シリコン膜の
パターンをコントロールゲートとする特許請求の
範囲第１項記載の半導体記憶装置の製造方法。 ３ 不活性ガスがアルゴンもしくは窒素又はこれ
らの混合ガスである特許請求の範囲第１項記載の
半導体記憶装置の製造方法。 ４ 酸化性ガスがアルゴンもしくは窒素又はこれ
らの混合ガスと、酸素もしくは水蒸気又はこれら
の混合ガスとの混合ガスである特許請求の範囲第
１項記載の半導体記憶装置の製造方法。 ５ 酸素を微量に含む不活性ガス中で熱処理し、
この熱処理の温度を維持したまま更に酸素を微量
に含む不活性ガスを酸化性ガスに変えて熱処理を
行ない、第１の非単結晶シリコン膜の表面に第２
の絶縁膜を形成する特許請求の範囲第１項記載の
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14917984A JPS6127680A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14917984A JPS6127680A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6127680A JPS6127680A (ja) | 1986-02-07 |
| JPS6311785B2 true JPS6311785B2 (ja) | 1988-03-16 |
Family
ID=15469521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14917984A Granted JPS6127680A (ja) | 1984-07-18 | 1984-07-18 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127680A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644627B2 (ja) * | 1986-06-20 | 1994-06-08 | 株式会社東芝 | 半導体メモリ装置の製造方法 |
| JP2667550B2 (ja) * | 1989-05-30 | 1997-10-27 | 旭化成工業株式会社 | 熱可塑性共重合体の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56161646A (en) * | 1980-05-19 | 1981-12-12 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1984
- 1984-07-18 JP JP14917984A patent/JPS6127680A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6127680A (ja) | 1986-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |