JPS6016470A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6016470A JPS6016470A JP59094201A JP9420184A JPS6016470A JP S6016470 A JPS6016470 A JP S6016470A JP 59094201 A JP59094201 A JP 59094201A JP 9420184 A JP9420184 A JP 9420184A JP S6016470 A JPS6016470 A JP S6016470A
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- polycrystalline
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路に関するものである。
シリコンゲート技術を用いた絶縁ゲート型集積回路（以
下ＭＩ ８−ＩＣという）は広く使われているが、この
技術によれば多結ａｈシリコンをゲート電極として用い
ゲート電隼と逆導電型予定領域とに同時に不純物導入を
行なうことによって自己整合で逆導電型領域を形成する
。ＭＩＳ−１０の特性向上のために、短チヤンネル技術
が採用式れると、逆導電型領域は接合深さが従来の約２
μｍ程度から０．２μｍ程度まで浅く形成されるよう後
なシ、又、同時に導入される不純物濃度が低下する傾向
がある。
下ＭＩ ８−ＩＣという）は広く使われているが、この
技術によれば多結ａｈシリコンをゲート電極として用い
ゲート電隼と逆導電型予定領域とに同時に不純物導入を
行なうことによって自己整合で逆導電型領域を形成する
。ＭＩＳ−１０の特性向上のために、短チヤンネル技術
が採用式れると、逆導電型領域は接合深さが従来の約２
μｍ程度から０．２μｍ程度まで浅く形成されるよう後
なシ、又、同時に導入される不純物濃度が低下する傾向
がある。
しかし乍ら多結晶シリコンのゲート電極は一部が集積回
路内の配線として用いられるため、不純物濃度の低下は
この配線における信号伝播速度を遅延させることＫなり
、高速動作が制限されることになる。このような問題点
はシリコン・ゲート技術によるＭＩ８−ＩＯに限らず、
多結晶シリコン層を電極または配線として用いた一般の
集積回路にも存する。
路内の配線として用いられるため、不純物濃度の低下は
この配線における信号伝播速度を遅延させることＫなり
、高速動作が制限されることになる。このような問題点
はシリコン・ゲート技術によるＭＩ８−ＩＯに限らず、
多結晶シリコン層を電極または配線として用いた一般の
集積回路にも存する。
この発明の目的は高速動作を行う多結晶シリコン層を配
線として用いた半導体集積回路を提供することにある。
線として用いた半導体集積回路を提供することにある。
この発明によれば、−導電型の単結晶半導体基板の一主
面に選択的に設けられた厚いフィールド絶縁膜と、該厚
いフィールド絶縁膜に隣接せる第１の活性領域に設けら
れた絶縁ゲート重電界効果トランジスタと、該厚いフィ
ールド絶縁膜に隣接せる第２の活性領域に設けられた逆
導電屋の配線領域とを有する半導体集積回路において、
前記トランジスタのソース、ドレイン領域のうちの一方
に接続され、前記厚いフィールド絶縁膜上を延在し前記
第２の活性領域の所定部に被着せる逆導電屋の多結晶半
導体と、該多結晶半導体の少くとも上面に設けられた硅
化物とを有する配線を設け、前記第２の活性領域の配線
領域は咳多結晶半導体の配線が被着した所定部と該厚い
フィールド絶縁膜との間に設けられた深い第１の部分と
、該第１の部分に接続しかつ該所定部に設けられた浅い
第２の部分とを有していることを特徴とする半導体集積
回路が得られる。なお多結晶半導体を電極および配線の
両方または一方として選択的に設けるＫは、まず全面に
多結晶半導体層を均一の厚さ忙設け、電極およびまたは
配線として残すべき部分に適当なマスクを設けこのマス
クをたとえば用いて他の部分に不純物をドープさせ、マ
スクを用いて不純物の多くドープされた部分をエツチン
グ除去して電極およびまたは配線部分を残す方法による
のが好ましい。このように不純物濃度差を利用すると高
精度に多結晶半導体を加工することができる。
面に選択的に設けられた厚いフィールド絶縁膜と、該厚
いフィールド絶縁膜に隣接せる第１の活性領域に設けら
れた絶縁ゲート重電界効果トランジスタと、該厚いフィ
ールド絶縁膜に隣接せる第２の活性領域に設けられた逆
導電屋の配線領域とを有する半導体集積回路において、
前記トランジスタのソース、ドレイン領域のうちの一方
に接続され、前記厚いフィールド絶縁膜上を延在し前記
第２の活性領域の所定部に被着せる逆導電屋の多結晶半
導体と、該多結晶半導体の少くとも上面に設けられた硅
化物とを有する配線を設け、前記第２の活性領域の配線
領域は咳多結晶半導体の配線が被着した所定部と該厚い
フィールド絶縁膜との間に設けられた深い第１の部分と
、該第１の部分に接続しかつ該所定部に設けられた浅い
第２の部分とを有していることを特徴とする半導体集積
回路が得られる。なお多結晶半導体を電極および配線の
両方または一方として選択的に設けるＫは、まず全面に
多結晶半導体層を均一の厚さ忙設け、電極およびまたは
配線として残すべき部分に適当なマスクを設けこのマス
クをたとえば用いて他の部分に不純物をドープさせ、マ
スクを用いて不純物の多くドープされた部分をエツチン
グ除去して電極およびまたは配線部分を残す方法による
のが好ましい。このように不純物濃度差を利用すると高
精度に多結晶半導体を加工することができる。
この発明の半導体集積回路は、多結晶半導体と金属とを
合金化するため、この合金化された多結晶半導体の抵抗
が著しるしく低くなるため、信号伝播速度を遅延させな
い高精度信号配線が得られる。
合金化するため、この合金化された多結晶半導体の抵抗
が著しるしく低くなるため、信号伝播速度を遅延させな
い高精度信号配線が得られる。
次に図面を参照して本発明に関連のある技術を説明する
。
。
はじめに第１図ａＫ示すようにｐｆｌｉ硅素単結晶基板
１０１に窒化硅素膜を用いた公知の選択酸化法によって
活性領域と不活性領域とを形成し、不＋ 活性領域にはｐ拡散層１０２と厚い二酸化硅素膜１０３
を活性領域には約１ｏｏｏ、ｉ程度のゲート酸化膜１０
４を形成する。その後第１図ｂＫ示すように多結晶硅素
膜１０６を約０．５μｍ成長させ、引き続き１０００℃
で熱酸化し、多結晶硅素膜１０６の表面に二酸化硅素膜
を約１０００Ａ程度形成し、さらに写真蝕刻法によって
二酸化硅素膜１０５を部分的に残して他をエツチング除
去する。
１０１に窒化硅素膜を用いた公知の選択酸化法によって
活性領域と不活性領域とを形成し、不＋ 活性領域にはｐ拡散層１０２と厚い二酸化硅素膜１０３
を活性領域には約１ｏｏｏ、ｉ程度のゲート酸化膜１０
４を形成する。その後第１図ｂＫ示すように多結晶硅素
膜１０６を約０．５μｍ成長させ、引き続き１０００℃
で熱酸化し、多結晶硅素膜１０６の表面に二酸化硅素膜
を約１０００Ａ程度形成し、さらに写真蝕刻法によって
二酸化硅素膜１０５を部分的に残して他をエツチング除
去する。
次にこの二酸化硅素膜１０５をマスクとして多結晶硅素
中にりンを拡散した後に、第１図ａＫ示すように多結晶
硅素［１０６を選択的にエツチング除去する。このとき
多結晶硅素中のリンの濃度差によって多結晶硅素のエツ
チング速度が１０〜１００倍程度異なることを利用して
行なう。即ち予め二酸化硅素膜１０５で扱われた多結晶
硅素１０６を高精度に加工することができる。露出して
いる薄い二酸化硅素膜１０４を除去し、第１図ｄに示す
ようにソース領域１０７及びドレイン領域１０８中に１
０００℃の雰囲気でリンを拡散し、引き続９９００℃ス
チーム雰囲気で３０分の熱酸化を行なり。この結果１♂
′−１υＪの高濃度リンを含むソース及びドレイン領域
上に社約４０００Ｘの比較的厚す二酸化硅素膜１１０．
１１１が成長し、信号配線として加工された多結晶硅素
１０６の上面には１３ＧＯＡ程度の比較的薄い二酸化硅
素膜１０９が形成される。その後基板全面を二酸化硅素
膜１０９が完全にエツチングされるまで弗酸水溶液中に
浸漬する。このエツチング工程でソース及びドレイン領
域上の二酸化硅素膜１１０．１１１は２０００Ａ程度残
留せしめる。その後、第１図ａＫ示すように白金１１２
を約５ｏｏＡ程度基板表面に均一に蒸着し、６００℃で
熱熟理して多結晶硅素１０６と合金化させ、白金シリサ
イド１０７を形成させる（第１図り。次にゲート領域以
外の領域の白金１１３を王水でエツチング除去し、気相
成長によって二酸化硅素膜１０８を約０．５μｍ成長す
る。なお白金をエツチングする際、王水を使用したが、
白金と白金シリサイドとはエツチング速度が異なシ、白
金がよル早くエツチング除去され、白金シリサイドは残
留する。次に通常行なわれている方法でソース、ドレイ
ン、ゲート領域上の二酸化硅素膜に各々所定の開孔を施
し、アルミニウム配線１１４．１１５．１１６を行って
完成する。その図を第１図ｙＫ示した。この第１図でゲ
ート電極、配線の多結晶半導体の側面には単結晶半導体
の熱酸化膜が被着している。したがって、単結晶半導体
の熱酸化展線多結晶半導体の熱酸化膜と異なシ凹凸が小
であるから、この膜上の未反応の白金等が容易にかつ確
実に除去できる。
中にりンを拡散した後に、第１図ａＫ示すように多結晶
硅素［１０６を選択的にエツチング除去する。このとき
多結晶硅素中のリンの濃度差によって多結晶硅素のエツ
チング速度が１０〜１００倍程度異なることを利用して
行なう。即ち予め二酸化硅素膜１０５で扱われた多結晶
硅素１０６を高精度に加工することができる。露出して
いる薄い二酸化硅素膜１０４を除去し、第１図ｄに示す
ようにソース領域１０７及びドレイン領域１０８中に１
０００℃の雰囲気でリンを拡散し、引き続９９００℃ス
チーム雰囲気で３０分の熱酸化を行なり。この結果１♂
′−１υＪの高濃度リンを含むソース及びドレイン領域
上に社約４０００Ｘの比較的厚す二酸化硅素膜１１０．
１１１が成長し、信号配線として加工された多結晶硅素
１０６の上面には１３ＧＯＡ程度の比較的薄い二酸化硅
素膜１０９が形成される。その後基板全面を二酸化硅素
膜１０９が完全にエツチングされるまで弗酸水溶液中に
浸漬する。このエツチング工程でソース及びドレイン領
域上の二酸化硅素膜１１０．１１１は２０００Ａ程度残
留せしめる。その後、第１図ａＫ示すように白金１１２
を約５ｏｏＡ程度基板表面に均一に蒸着し、６００℃で
熱熟理して多結晶硅素１０６と合金化させ、白金シリサ
イド１０７を形成させる（第１図り。次にゲート領域以
外の領域の白金１１３を王水でエツチング除去し、気相
成長によって二酸化硅素膜１０８を約０．５μｍ成長す
る。なお白金をエツチングする際、王水を使用したが、
白金と白金シリサイドとはエツチング速度が異なシ、白
金がよル早くエツチング除去され、白金シリサイドは残
留する。次に通常行なわれている方法でソース、ドレイ
ン、ゲート領域上の二酸化硅素膜に各々所定の開孔を施
し、アルミニウム配線１１４．１１５．１１６を行って
完成する。その図を第１図ｙＫ示した。この第１図でゲ
ート電極、配線の多結晶半導体の側面には単結晶半導体
の熱酸化膜が被着している。したがって、単結晶半導体
の熱酸化展線多結晶半導体の熱酸化膜と異なシ凹凸が小
であるから、この膜上の未反応の白金等が容易にかつ確
実に除去できる。
さらにこの単結晶半導体の熱酸化膜は多結晶半導体の上
面よ）若干低く形成されている。したがってこの多結晶
半導体の上面全体にわたって硅化物が形成できる。一方
、この熱酸化膜が全くないと硅化物が多結晶半導体の全
側面に形成され、微細パターンがくずれる恐れもあシ、
又、基板のソース、ドレイン領域との短絡現象も発生す
る懸念を生じる。
面よ）若干低く形成されている。したがってこの多結晶
半導体の上面全体にわたって硅化物が形成できる。一方
、この熱酸化膜が全くないと硅化物が多結晶半導体の全
側面に形成され、微細パターンがくずれる恐れもあシ、
又、基板のソース、ドレイン領域との短絡現象も発生す
る懸念を生じる。
第２図も本発明に関連のある技術を説廚するための断面
図である。はじめにｐｍ硅素単結晶基板２０１を選択敵
化法を用いて活性領域と不活性領域とに分ける。この工
程によって不活性領域にｐ拡散層２０２と厚い二酸化硅
素２０３とが形成され、その後第２図αに示すように活
性領域約−１０００又の二酸化硅素膜２０４を形成し、
引き続き多結晶硅素膜２０５を約０．５μｍ成長、さら
にその上に窒化硅素膜２０６を約１００ＯＡを成長させ
る。
図である。はじめにｐｍ硅素単結晶基板２０１を選択敵
化法を用いて活性領域と不活性領域とに分ける。この工
程によって不活性領域にｐ拡散層２０２と厚い二酸化硅
素２０３とが形成され、その後第２図αに示すように活
性領域約−１０００又の二酸化硅素膜２０４を形成し、
引き続き多結晶硅素膜２０５を約０．５μｍ成長、さら
にその上に窒化硅素膜２０６を約１００ＯＡを成長させ
る。
この窒化硅素膜２０６を選択的にエツチング除去するた
めにエツチングマスクとして二酸化硅素膜２０７を写真
蝕刻によりて選択的に形成し、窒化硅素膜２０６をエツ
チングする。その後リンを１０００℃で拡散した後、窒
化硅素膜２０７下の多結晶硅素膜２０８を残して多結晶
硅素１１１１ｉ２０５をエツチング除去する。この方法
によって先に第１の実施例で述べた如く、高精度の多結
晶硅素パタンを得ることができる。
めにエツチングマスクとして二酸化硅素膜２０７を写真
蝕刻によりて選択的に形成し、窒化硅素膜２０６をエツ
チングする。その後リンを１０００℃で拡散した後、窒
化硅素膜２０７下の多結晶硅素膜２０８を残して多結晶
硅素１１１１ｉ２０５をエツチング除去する。この方法
によって先に第１の実施例で述べた如く、高精度の多結
晶硅素パタンを得ることができる。
次に第２図ｂＫ示すように弗酸水溶液によって電化硅素
膜上の二酸化硅素膜２０７とソース及びドレイン領域上
の二酸化硅素ａ２０４とを均一にエツチング除去する。
膜上の二酸化硅素膜２０７とソース及びドレイン領域上
の二酸化硅素ａ２０４とを均一にエツチング除去する。
その後第２図ａＫ示す如くソース及びドレイン領域にリ
ンを９００℃で拡散し引き続き押込み酸化によってｎ型
拡散層２０９．２１０とその上の二酸化ｆ１素膜２１１
．２１２を形成する。仁の膜２１１，２１２の高さ、す
なわち上表面は図から明らかのように多結晶硅素膜２０
８の上表面よシも若干低くなっている。次に第２図ｄＫ
示すように窒化硅素膜２０６を熱リン酸によってエツチ
ング除去し、多結晶硅素膜２０８の表面を露出して層抵
抗２ｏΩ／口程度のリン拡゛ 散を９００℃で行い、し
かるのち白金２１４を基板表面に約５００Ｘ程度均一に
’Ｓ着する。引き続いて６００℃で窒素中にて熱兜理を
行うことにょシ、白金２１４と高洟度にリンを含有する
多結晶硅Ｘ膜２０８との接触部分に、１〜３０儒の低抵
抗の白金クリナイド２１５を形成する。次に６０〜７０
℃の王水もしくはフレオンガスの分圧が約０．２Ｔｏｒ
ｖ中で出力３００ワツトのプラズマ処理を行い、白金を
エツチング除去する。このとき白金シリサイドのエツチ
ング速度状白金よシも十分遅いため白金のみエツチング
でき、ゲート部分の白金シリサイドは残留する。その抜
用１の実施例と同様に所定の開孔を施し、アルミニウム
配線２１６．２１７．２１８を行なって第２図−に示す
ように絶縁ゲー）戯電界効果トランジスタを完成する。
ンを９００℃で拡散し引き続き押込み酸化によってｎ型
拡散層２０９．２１０とその上の二酸化ｆ１素膜２１１
．２１２を形成する。仁の膜２１１，２１２の高さ、す
なわち上表面は図から明らかのように多結晶硅素膜２０
８の上表面よシも若干低くなっている。次に第２図ｄＫ
示すように窒化硅素膜２０６を熱リン酸によってエツチ
ング除去し、多結晶硅素膜２０８の表面を露出して層抵
抗２ｏΩ／口程度のリン拡゛ 散を９００℃で行い、し
かるのち白金２１４を基板表面に約５００Ｘ程度均一に
’Ｓ着する。引き続いて６００℃で窒素中にて熱兜理を
行うことにょシ、白金２１４と高洟度にリンを含有する
多結晶硅Ｘ膜２０８との接触部分に、１〜３０儒の低抵
抗の白金クリナイド２１５を形成する。次に６０〜７０
℃の王水もしくはフレオンガスの分圧が約０．２Ｔｏｒ
ｖ中で出力３００ワツトのプラズマ処理を行い、白金を
エツチング除去する。このとき白金シリサイドのエツチ
ング速度状白金よシも十分遅いため白金のみエツチング
でき、ゲート部分の白金シリサイドは残留する。その抜
用１の実施例と同様に所定の開孔を施し、アルミニウム
配線２１６．２１７．２１８を行なって第２図−に示す
ように絶縁ゲー）戯電界効果トランジスタを完成する。
第１図および第２図によれば短チャンネルでしかも多結
晶硅素膜の抵抗の低い集積回路を形成できることである
。即ち従来の方法と比べた場合多結晶硅素膜の抵抗を１
０〜２０倍低下させることができ、従って信号伝達速度
も１０〜２０倍にすることが可能となった。
晶硅素膜の抵抗の低い集積回路を形成できることである
。即ち従来の方法と比べた場合多結晶硅素膜の抵抗を１
０〜２０倍低下させることができ、従って信号伝達速度
も１０〜２０倍にすることが可能となった。
なおこれらの図において白金を被着する前の多結晶硅素
への不純物の含有はリン拡散のほかに多結晶硅素の気相
成長時に行うこともできる。
への不純物の含有はリン拡散のほかに多結晶硅素の気相
成長時に行うこともできる。
第３図は本発明の実施例の断面図である。
この実施例鉱前述の第２図と同様に選択酸化法を用いて
比抵抗１．６Ω副のｐ屋硅素単結晶基板３０１の一生表
面の不活性領域に表面濃度１０ｍのボロンを含むｐ拡散
１ｍ ３０２と１．２μｍの厚い二酸化硅素膜３０３を
熱酸化形成し、互いに不活性領域で分離された２個の活
性領域の基板表面に４０ＯＡの二酸化硅素の薄いゲート
絶縁膜３０４゜３０５をそれぞれ形成する。この実施例
では一方の活性領域Ｋａゲート絶縁膜３０５１Ｃ選択的
に開孔を設けたのち、前実施例と同様に多結晶硅素膜を
０．７μ成長し、この上面に１００ＯＸの窒化硅素膜を
成長し、窒化硅素膜を選択蝕刻しこの窒化硅素をマスク
としてリン拡散および被拡散部の多結晶硅素膜を化学蝕
刻する。多結晶硅素のパターン形成の後に、パターン化
された窒化硅素および多結晶硅素のゲート電極３０６お
よび配線３０’７をマスクとして基板へのリン拡散を行
いＮｆｆ１ソース、ドレイン領°域３０８，３０９およ
びＮｍ配線領域３１０を形成する。この状態では一方の
活性領域に開孔を通して配線３０７が接触する基板表面
はｐ屋基板のままであるが、リン拡散後の熱酸化で形成
される３０００Ａの二酸化硅素膜３１１．３１２．３１
３および厚い二酸化硅素膜３０３で基板を保饅して窒化
硅素膜をゲート電極３０６および配線３０７の上面から
１６０℃燐酸による化学選択除去し、露出したゲート電
ｒＡ３０６および配線３０７への再度のリン拡散で配線
を通して基板内にＮ型領域３１４が設けられ配線３０７
とＮ型配線領域３１０との尋電結合が完成する。このよ
うに拡散配線は深い第１の部分３１０で低抵抗となって
おシ、浅い第２の部分３１４で良好でかつ容易な多結晶
半導体の配ＩＪ１３０７との接続が可能となる。以後の
工程で白金被着、熱処理による２０００Ａの白金シリサ
イド３１５．３１６形成、残留白金の除去、０．５μｍ
の二酸化硅素膜３１７の気相成長、開孔形成、アルミニ
ウムの表面配線３１８．３１９を形成して完成する。白
金シリサイド３．１５，３１６はゲート電極３０６およ
び配線３０７の上層に自己整合形成され、この多結晶硅
素と白金シリサイドとの二層構造の層抵抗は３Ω百以下
になる。
比抵抗１．６Ω副のｐ屋硅素単結晶基板３０１の一生表
面の不活性領域に表面濃度１０ｍのボロンを含むｐ拡散
１ｍ ３０２と１．２μｍの厚い二酸化硅素膜３０３を
熱酸化形成し、互いに不活性領域で分離された２個の活
性領域の基板表面に４０ＯＡの二酸化硅素の薄いゲート
絶縁膜３０４゜３０５をそれぞれ形成する。この実施例
では一方の活性領域Ｋａゲート絶縁膜３０５１Ｃ選択的
に開孔を設けたのち、前実施例と同様に多結晶硅素膜を
０．７μ成長し、この上面に１００ＯＸの窒化硅素膜を
成長し、窒化硅素膜を選択蝕刻しこの窒化硅素をマスク
としてリン拡散および被拡散部の多結晶硅素膜を化学蝕
刻する。多結晶硅素のパターン形成の後に、パターン化
された窒化硅素および多結晶硅素のゲート電極３０６お
よび配線３０’７をマスクとして基板へのリン拡散を行
いＮｆｆ１ソース、ドレイン領°域３０８，３０９およ
びＮｍ配線領域３１０を形成する。この状態では一方の
活性領域に開孔を通して配線３０７が接触する基板表面
はｐ屋基板のままであるが、リン拡散後の熱酸化で形成
される３０００Ａの二酸化硅素膜３１１．３１２．３１
３および厚い二酸化硅素膜３０３で基板を保饅して窒化
硅素膜をゲート電極３０６および配線３０７の上面から
１６０℃燐酸による化学選択除去し、露出したゲート電
ｒＡ３０６および配線３０７への再度のリン拡散で配線
を通して基板内にＮ型領域３１４が設けられ配線３０７
とＮ型配線領域３１０との尋電結合が完成する。このよ
うに拡散配線は深い第１の部分３１０で低抵抗となって
おシ、浅い第２の部分３１４で良好でかつ容易な多結晶
半導体の配ＩＪ１３０７との接続が可能となる。以後の
工程で白金被着、熱処理による２０００Ａの白金シリサ
イド３１５．３１６形成、残留白金の除去、０．５μｍ
の二酸化硅素膜３１７の気相成長、開孔形成、アルミニ
ウムの表面配線３１８．３１９を形成して完成する。白
金シリサイド３．１５，３１６はゲート電極３０６およ
び配線３０７の上層に自己整合形成され、この多結晶硅
素と白金シリサイドとの二層構造の層抵抗は３Ω百以下
になる。
この実施例は前第１図、第２図と同様に多結晶硅素を用
いた中間配線の抵抗が従来のシリコンゲート型ＭＩＳ−
ＩＣＫ比軟して１桁近く低下しているため高速のＭＩＳ
−ＩＯを実現する。又、ＭＩＳ−ＩＯは容簸索子への電
荷蓄積を利用するダイナミック動作を動作上の利点とし
て有し、一般に重金属を製造工程中に含ませることを避
けているが、この実施例によれば白金の形成工程が多結
晶硅素の配線とＮ型配線領域との結合の後で行なわれ、
白金被着後の熱処理温度を高々７００℃としてＭＩＳ−
ＩＯを完成することができるため、重金属を製造工程中
に用いるにもかかわらずダイナミック動作を劣化するこ
とがなく、高品位・高性能のＭＩＳ−ＩＣを実現する。
いた中間配線の抵抗が従来のシリコンゲート型ＭＩＳ−
ＩＣＫ比軟して１桁近く低下しているため高速のＭＩＳ
−ＩＯを実現する。又、ＭＩＳ−ＩＯは容簸索子への電
荷蓄積を利用するダイナミック動作を動作上の利点とし
て有し、一般に重金属を製造工程中に含ませることを避
けているが、この実施例によれば白金の形成工程が多結
晶硅素の配線とＮ型配線領域との結合の後で行なわれ、
白金被着後の熱処理温度を高々７００℃としてＭＩＳ−
ＩＯを完成することができるため、重金属を製造工程中
に用いるにもかかわらずダイナミック動作を劣化するこ
とがなく、高品位・高性能のＭＩＳ−ＩＣを実現する。
上述の実施例においては合金を形成させるために白金を
用いたが他の金属、たとえばモリブデンバ２ジェウムな
どを用いてもよい。また、この発明は拡散後の酸化工程
を終えたのちに白金シリサイド配線が形成されるため、
白金シリサイド配線形状の精度が高く再現性が良好であ
る利点を有する。
用いたが他の金属、たとえばモリブデンバ２ジェウムな
どを用いてもよい。また、この発明は拡散後の酸化工程
を終えたのちに白金シリサイド配線が形成されるため、
白金シリサイド配線形状の精度が高く再現性が良好であ
る利点を有する。
また上述の実施例においてはＭＩＳ−ＩＣの場合にりい
て説明したが、Ｍｉｓ−ＩＯ以外の集積回路たとえばバ
イポーラ型集積回路においても、たとえば第３図の３０
７のように電極または配線として多結晶半導体が１史わ
れているものについては本発明を適用してこの多結晶半
導体の上面又は全体に硅化物を形成することができる。
て説明したが、Ｍｉｓ−ＩＯ以外の集積回路たとえばバ
イポーラ型集積回路においても、たとえば第３図の３０
７のように電極または配線として多結晶半導体が１史わ
れているものについては本発明を適用してこの多結晶半
導体の上面又は全体に硅化物を形成することができる。
また多結晶半導体に一接して硅化物形成のだめのマスク
として用いられる絶縁膜（たとえば第３図の３１３）の
下の基板内には必ずしも逆導電型領域３１０は設けられ
なくてもよく、またこの絶縁膜は多結晶半導体を選択形
成する際にエツチングでなく多結晶半導体の選択酸化に
よって行なった場合はその選択酸化膜であってもよい。
として用いられる絶縁膜（たとえば第３図の３１３）の
下の基板内には必ずしも逆導電型領域３１０は設けられ
なくてもよく、またこの絶縁膜は多結晶半導体を選択形
成する際にエツチングでなく多結晶半導体の選択酸化に
よって行なった場合はその選択酸化膜であってもよい。
以上のように第３図に示す半導体集積回路は、半導体基
板上の配線層と半導体基板内の配線領域との好ましい組
み合せ構造である。すなわち配線層は多結晶半導体３０
７と白金シリサイド３１６とで構成されているから低い
抵抗値の配線層となる。一方、配線領域の平面形状はそ
の抵抗値を決定する深い第１の部分３１０も配線層との
コンタクトを決定する第２の部分３１４もともに配線層
の多結晶半導体３０７の形状によって自己整合的に決定
される。したがってその製造が部系化されかつ高い密度
の装置が可能となる。
板上の配線層と半導体基板内の配線領域との好ましい組
み合せ構造である。すなわち配線層は多結晶半導体３０
７と白金シリサイド３１６とで構成されているから低い
抵抗値の配線層となる。一方、配線領域の平面形状はそ
の抵抗値を決定する深い第１の部分３１０も配線層との
コンタクトを決定する第２の部分３１４もともに配線層
の多結晶半導体３０７の形状によって自己整合的に決定
される。したがってその製造が部系化されかつ高い密度
の装置が可能となる。
第１図α〜ｇおよび第２図α〜ｅはそれぞれ本発明に関
連のある技術を示す断面図であり、第３図は本発明の実
施例を示す断面図である。 図中１０１，２０１．３０１はシリコン基板、１０２．
２０２．３０２は？拡散層、１０３．１０４．１０５．
１０９．１１０，１１１．１１３．２０３．２０４．２
０９．２０７．２１２．２１３．３０３．３１２．３１
３．３１７は二酸化硅素膜、１０６．２０６．３０６は
多結晶硅素、１１２゜２１４は白金膜、１０７．２１５
，３０６は白金シリサイド１１４，１１５．１１６，２
１６，２１７゜２１８．３１８，３１９はアルミニウム
膜である。 第 １ 日 第１ 目 第２日 第２ 目
連のある技術を示す断面図であり、第３図は本発明の実
施例を示す断面図である。 図中１０１，２０１．３０１はシリコン基板、１０２．
２０２．３０２は？拡散層、１０３．１０４．１０５．
１０９．１１０，１１１．１１３．２０３．２０４．２
０９．２０７．２１２．２１３．３０３．３１２．３１
３．３１７は二酸化硅素膜、１０６．２０６．３０６は
多結晶硅素、１１２゜２１４は白金膜、１０７．２１５
，３０６は白金シリサイド１１４，１１５．１１６，２
１６，２１７゜２１８．３１８，３１９はアルミニウム
膜である。 第 １ 日 第１ 目 第２日 第２ 目
Claims (1)
- 【特許請求の範囲】 一導電屋の単結晶中導体基板の一主面に選択的に設けら
れた厚いフィールド絶縁膜と、該厚いフィールド絶縁膜
に隣接せる第１の活性領域に設けられた絶縁ゲート型電
界効果トランジスタと、該厚いフィールド絶縁膜に隣接
せる第２の活性領域に設けられた逆導電型の配線領域と
を有する半導体集積回路において、前記トランジスタの
ソース。 ドレイン領域のうちの一方に接続され、前記厚いフィー
ルド絶縁膜上を延在し前記第２の活性領域の所定部に被
着せる逆導電型の多結晶半導体と、該多結晶半導体の少
くとも上面に設けられた硅化物とを有する配線を設け、
前記第２の活性領域の配線領域は該多結晶半導体の配線
が一’！！ＩＥ！した所定部と該厚めフィールド絶縁膜
との間に設けられた深い第１の部分と、該第１の部分に
接続しかつ該所定部に設けられた浅い第２の部分とを有
していることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094201A JPS6016470A (ja) | 1984-05-11 | 1984-05-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094201A JPS6016470A (ja) | 1984-05-11 | 1984-05-11 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10754376A Division JPS5333077A (en) | 1976-09-08 | 1976-09-08 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6016470A true JPS6016470A (ja) | 1985-01-28 |
Family
ID=14103682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094201A Pending JPS6016470A (ja) | 1984-05-11 | 1984-05-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016470A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131189A (ja) * | 1974-09-11 | 1976-03-17 | Sony Corp | Handotaisochi |
-
1984
- 1984-05-11 JP JP59094201A patent/JPS6016470A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5131189A (ja) * | 1974-09-11 | 1976-03-17 | Sony Corp | Handotaisochi |
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