JPS601654B2

JPS601654B2 - 情報処理システム集積回路

Info

Publication number: JPS601654B2
Application number: JP53093184A
Authority: JP
Inventors: 勉石川; 登大西; 和光松澤
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1978-08-01
Filing date: 1978-08-01
Publication date: 1985-01-16
Also published as: JPS5520555A

Description

【発明の詳細な説明】本発明は、電子計算機あるいは電子交換機等の情報処理
システムを１チップ化した集積回路に関するものである
。

半導体技術の急速な発展により、１チップに集積化され
る規模は年々増大している。

そして現在では１チップ１母Ｋビットのランダムアクセ
スメモリ（以下ＲＡＭと呼ぶ）あるいは１６ビットのマ
イクロコンピュータが実現されている。従って、近い将
来、主メモリと中央処理装置（以下ＣＰＵと呼ぶ）等か
らなる情報処理システム全体、すなわち入出力装置およ
びディスク装置等を除く範囲で、一般的には本体系と呼
ばれる部分が１チップで実現されることが充分予想され
る。以下このような主メモリおよびＣＰＵ等を１チップ
化したものを情報処理システム集積回路（以下の説明で
はシステムＬＳＩと略すこともある）と呼ぶこととする
。こうしたシステムＬＳＩのテスト（製造段階でのテス
トを含む）を従来の方法で行なうとすれば、主メモリあ
るいはＣＰＵといった機能ブロック毎にテストするか、
又はそれらの結合全体すなわち情報処理システムとして
テストすることになるが、いずれの場合でもテスタに接
続してのテストという形態となる。

一般に機能が複雑化しまた規模が大型化したＢＩをテス
外こよりテストする場合、それに要する時間は膨大とな
り、山１全体のコストのうちでテスト費の占める割合が
大きくなる欠点があり、この欠点はシステムＬＳＩでは
さらに大きなものとなる。また、こうしたシステムＬＳ
Ｉを高歩留りで製造するために、ＣＰＵあるいは主メモ
リを同一チップ上に必要数以上設置して冗長化し、それ
らのうちの正常なものを適宜接続し１つの情報処理シス
テムを構成することも考えられるが、この場合には各Ｃ
ＰＵおよび主メモリのテストが必要となり、従って前述
の欠点はさらに大きなものとなる。本発明の目的は、上
述した欠点を除去することにあり、主メモリおよびＣＰ
Ｕからなる情報処理システムを１チップ上に実現するＬ
ＳＩにおいて、該チップ上に前記情報処理システムの各
機能をテストする手段を具備することにより、個別のテ
スタを用いずに１チップ内で独自にテストを実行するこ
と（これを以下自己テストと呼ぶ）を可能にし、さらに
前記情報処理システム中のＣＰＵおよび主メモリを必要
数以上設置して正常ＣＰＵと正常主メモリとを適宜接続
することを可能にした情報処理システム集積回路を提供
することにある。

かかる目的を達成するために、本発明は、プログラムお
よびデータ類を蓄積する主メモリおよび該主メモリの内
容に基づき種々の演算および制御を行なう中央処理装置
からなる該情報処理システムと、該情報処理システムの
正常性のテストを行なう手順を記録した固定メモリと、
外部からのテストモード指定により前記テストを実行ご
ぜ、外部へそのテスト結果を出力するテスト補助手段と
を具備し、前記情報処理システムと前記固定メモリと前
記テスト補助手段とを１チップ上に一体化して構成し、
前記中央処理装置および前記主メモリを必要個数より多
く設置して冗長化し、更に前記中央処理装置と前記主メ
モリとを適宜接続する接続回路、該接続回路の接続状態
を制御する書き替え可能な不揮発性の素子よりなる接続
情報保持回路、および前記テスト結果により前記接続情
報保持回路の内容を変更させる接続情報変更手段を設け
たことを特徴とするものである。以下に図面を参照して
本発明を詳細に説明する。

第１図は本発明の１実施例を示し、ここでは情報処理シ
ステムが１個のＣＰＵＩと１個の主メモリ２とより構成
される場合を示し、この情報処理システムの正常性をテ
ストする手順を記録した固定メモリ（以化Ｔｅｓｔ−Ｒ
ＯＭと呼ぶ）３およびテストの実行を補助するテスト補
助部４を付加してシステムＬＳＩ５として１チップに構
成したものである。

該システムＬＳＩ５は一般の情報処理システムで使用さ
れるデータ信号および制御信号用端子（第１図では省略
）の他に、該システムＬＳＩ５に自己テストを実行させ
るテストモード指定信号６およびテスト結果表示信号７
を受信する端子７を備えている。本例では、第１図に示
すように１チップ内にテスト手段を内蔵させているため
、テストモード指定信号６として自己テストを指定する
信号（ここでは論理レベル“１”を自己テスト指定信号
とする）が加えられているときは、Ｔｅｓｔ−ＲＯＭ３
に収容されているテスト手順（以下テストプログラムと
呼ぶ）に従いＣＰＵＩと主メモリ２、即ち情報処理シス
テムをテストし、その結果をテスト結果表示信号７とし
て出力する。他方、テストモード指定信号６として論理
レベル“０”が加えられているときはＣＰＵＩと主メモ
リ２からなる一般の情報処理システムとして動作させる
ことが原理的に可能となる。以下、ここでは具体的なテ
スト補助部４の構成例およびテスト手法の１例を示し、
第１図の構成の場合に自己テストが可能なことを示すこ
ととする。

なおこの自己テストが誤りなく実施されないこともあり
うるがこれについては後述する。第２図は第１図におけ
るテスト補助部４の構成の具体例を第１図のシステムＬ
ＳＩ５全体との関連で示すものである。同図に示すよう
に、テスト補助部４は自己テストの際にＣＰＵＩの動作
タイミングを規定するクロック信号を発生する発振器１
１，正常にテストが終了する時刻であることを示すタイ
ムウィンドウ信号１２およびそれ以降に発振器１１から
のクロック信号を禁止するためのタイムオーバ信号１３
を発生するタイマ１４、適宜の論理積をとるアンドゲー
ト１５〜１８、遅延時間６，の遅延線１９、テスト結果
が正しいかどうかを記憶し、外部にテスト結果表示信号
７を出力するフラグ２０、およびタイマ１４のリセット
および図示はしていないＣＰＵ内のプログラムカウン夕
をテストプログラムの先頭アドレスを示すよう初期設定
を行なう（後述するＣＰＵＩの初期セット端子２７はそ
の中のプログラムカウンタに接続されているものとする
）ための電圧Ｖの電源Ｖと抵抗Ｒと容量Ｃよりなる時定
数回路２１より構成される。ここでＣＰＵ１、タイマー
４、アンドゲート１５および１６に示す○印は信号反転
入力を示す。なお、タイマ１４はアンドゲート１５の出
力により歩進し、リセット端子１４Ｒに加わる正パルス
によりリセツトされる。ＣＰＵＩはクロック入力端子２
２を有し、この入力端子２２にオアゲート２３を介して
、通常のときは外部からの通常クロック２４を供給し、
自己テストのときはテスト補助回路４のアンドゲート１
５からの自己テスト用クロツク２５を供給し、、以てＣ
ＰＵＩはこれらのいずれかのクロツクに基づき動作する
。

更に、ＣＰＵＩは一般的な演算、制御用の入出力端子の
ほかにテスト指定端子２６を有し、この端子２６には上
述したテストモード指定信号６を加え、それにより自己
テスト中かどうかを知る。更に、ＣＰＵＩ‘まプログラ
ムカウンタの初期設定のために上記抵抗Ｒと容量Ｃとの
接続点ａに接続された初期セット端子２７およびテスト
結果情報をテスト補助部４のアンドゲ−ト１６および１
７へ送出するテスト結果端子２８を有する。発振器１１
の出力、テストモード信号６およびタイムオーバ信号１
３をアンドゲート１５に供給し、このアンドゲート１５
より自己テスト用クロツク２５を取り出す。

この自己テスト用クロツク２５をタイマ１４に加える。
タイマ１４から得たタイムウインドウ信号１２をアンド
ゲート１６および１７に供給する。これらアンドゲート
１６および１７にはテスト結果情報をも加える。ァンド
ゲート１６の出力を遅延線１９を介して、およびアンド
ゲート１７の出力を直接に、それぞれアンドゲート１８
に供給し、そのアンド出力をフラグ２０のセット入力端
子に加える。第３図は、Ｔｅｓｔ−ＲＯＭ３と主メモリ
２のアドレス付けを示したもので、アドレス０〜Ａｎ−
，までが主メモリ領域、アドレスＡｎ〜ＡＩまでがＴｅ
ｓｔ−ＲＯＭ領域である。

換言すると、Ｔｅｓｔ−ＲＯＭ３に収容されるテストプ
ログラムの先頭番地はＡｎであり、初期設定時にはアド
レスＡｎがＣＰＵＩ内のプログラムカウンタにセットさ
れる。第４図は本発明におけるテストプログラムのフロ
ーチャートを示したものであり、本発明では、同図に示
すように、いくつかのテストがすべて正常なとき‘こ上
述の端子２８から得られるテスト結果信号を“０”から
“１”に切り換え、又、いずれかのテストで誤りがある
場合にはただちにテストを停止するようにテストプログ
ラムを作成する。

第５図ＡないしＮは自己テスト開始からＣＰＵＩおよび
主メモリ２よりなる情報処理システムがすべて正常であ
る場合のテスト終了までのタイムチャートを示し、各信
号は第２図のそれと対応する。

以下、第５図ＡないしＮ‘こもとづきテストの開始から
終了までの流れを説明する。まず、第５図Ａに示すよう
にシステムは１に電源が印加され、第５図Ｄに示すよう
に発振器１１が動作を開始する。

電源の立上り時間より第２図の抵抗ＲとコンデンサＣと
よりなる回路の時定数を大きく設定しておくことにより
、第５図Ｂに示すようにａ点の電位は徐々に立上り、タ
イマ１４のリセット端子１４ＲおよびＣＰＵＩの初期セ
ット端子２７には、電源投入後に、ａ点電圧が、これら
端子の反転論理素子のしきい値電圧Ｖｔｈを越えるまで
のわずかの間“１”が印加される（第５図Ｃ参照）。こ
れにより、タイマ１４をリセットし、およびＣＰＵＩ内
のプログラムカウンタにテストプログラムの先頭アドレ
スＡｎを設定することが可能となる。次にテストモード
指定信号６を第５図Ｅに示すように“０”から“１”に
する。ここでアンドゲート１５およびオアゲート２３を
通して発振器１１の出力がＣＰＵＩのクロツク入力端子
２２に印加され（第５図Ｆ参照）、又、タイマ１４がこ
のクロツク２５の計数を開始し、目己テストが開始され
る。ここでシステムＬＳＩがすべて正常と仮定しよう。

この場合、ＣＰＵＩはテストを順次実行していき、やが
てテスト結果端子２８を“０”から“１”にする。テス
ト開始からかかる信号変化までの時間、すなわちクロツ
ク数はテストプログラムを作成するときにあらかじめわ
かっているはずであり、従ってこの時刻を含むように第
５図日に示すタイムウィンドウ信号１２を発生させるべ
くタイマー４を構成しておく。従って、第５図１に示す
ようにタイムウインドウ信号１２の中間でテスト結果情
報２８は“０”から“１”に変化し、第２図示のアンド
ゲート１６，１７および１８と遅延線１９によりフラグ
入力信号が作成され、（第５図Ｊ，Ｋ，ＬおよびＭ参照
）、第２図のフラグ２０がセットされ、テスト結果表示
信号７が“０”から“１”になり、外部にテストの結果
が正常であること、すなわちシステムＬＳＩ５が良品で
あることを表示する。次いでタイムオーバ信号１３が第
５図Ｇに示すようにタイムウィンドウ信号１２よりやや
遅れて“１”となり、アンドゲート１５の出力が“０”
となり、ＣＰＵＩへの自己テスト用クロツク２５が禁止
される。なお、以上はシステムＬＳＩ５が正常の場合で
あるが、ＣＰＵＩあるいは主メモリ２に欠陥がある場合
には自己テストが途中で停止するか、あるいはテストプ
ログラムが暴走することになる。

いずれにしろ、これらの場合にはタイムウィンドウ信号
１２が“１”の間にテスト結果が“０”から“１”に変
化することはない（実際にはごく近い確率であり得るの
で、完全な自己テストとはならないが、実用上は支障な
い）ためフラグ２川まセットされず、テスト結果表示信
号７は“０”のままである。すなわち、この場合にはシ
ステムＬＳＩは不良品であることがわかる。そして、タ
イムオーバ信号１３によりＣＰＵ１への自己テスト用ク
ロック２５は禁止され、ＣＰＵＩは停止する。なお以上
はＴｅｓｔ−ＲＯＭ３およびテスト補助部４が正常であ
ることを前提にしており、これら部分３および４は前も
ってテストしておくか、あるいは多数決論理（例えばＴ
Ｍ旧）等により誤りをマスクできる構成としておくのが
好適である。しかし、これらの金物量はＣＰＵＩおよび
主メモリ２に比べ少ないため、テストする場合でもＣＰ
Ｕ１および主メモリ２のテストよりは簡単である。又、
以上に示した自己テストは正常なＣＰＵＩと主メモリ２
とで実施されているとは限らないので、不良品を良品と
判定することがあり得る。但し、この実施例では、良品
を不良品と判定することはない。従って、上述した自己
テストを通過したシステムＬＳＩに対し慣例のテスタに
よる従来通常のテストが必要とされることもあるが、こ
のテスタにより再テストすべきシステムＬＳＩの個数は
もとの個数より必ず少ない。即ち、この場合においても
総テスト時間は減少する（自己テストは含まず）。又シ
ステムＬＳＩの良品率が低い場合にはこの自己テストの
効果は一層大きい。以上、第１図ないし第５図にもとづ
き自己テストの手順等について説明してきたが、本発明
は第２図の構成に限られるものではなく、当然他の構成
、テスト手順も含みうるものであり、本発明の自己テス
トはテスト手順を収容したＴｅｓｔ−ＲＯＭ３と自己テ
ストを実行させ又、停止させ、あるいは制御するテスト
補助部４とをシステムは１５中に実装することにより実
行できる。

次に、本発明の他の実施例を第６図に示す。

ここでは、システムＬＳＩが、その歩蟹りの向上のため
に、ＣＰＵや主メモリを必要個数以上包含している（冗
長化している）場合について示している。このシステム
ＬＳＩは少なくともＣＰＵと主メモリが１台ずつ正常な
ら良品となる。この実施例では「システムは１５０‘ま
２台のＣＰＵ５１および５２、２台の主メモリ５３およ
び５４、ＣＰＵ５１および５２と主メモリ５３および５
４を適宜接続する接続回路（ＳＷＩＴＣＨ）５５、この
接続回路５５の接続状態を制御する接続情報保持回路（
Ｈ−ＣＴＬ）５６、自己テストの実行を補助するテスト
補助部５７、接続情報保持回路５６の内容を変更させる
接続変更回路５８、およびテスト手段すなわちテストプ
ログラムを収容するＴｅｓｔ−ＲＯＭ５９より構成され
る。ここで、本実施例をテスト補助部、接続回路、接続
情報保持回路および接続変更回路の構成例に注目してよ
り具体化して構成した一例を第７図に示す。

自己テストの手順については第１図〜第５図の実施例で
説明したものとほぼ同様であるから、ここではテスト結
果によってＣＰＵと主メモリとをいかに接続していくか
という点に注目してこの実施例の説明を行なう。第７図
において、テスト補助部５７は、第２図に示したテスト
補助部４とほぼ同様に構成し、ここでは同様の部分には
同一符号を付すものとする。

テスト補助部５７のうち次の点の構成のみが第２図のテ
スト補助部４と異なる。即ち、上述の３入力アソドゲー
ト１５の代りに４入力アンドゲート６１を設け、アンド
ゲート１５と同一の３入力に加えて、後述する接続変更
回路５８の順序回路６８からの出力ｓｔ５をも加え、更
にタイマ１４Ｚのリセット端子には、上述したａ点の出
力を反転した信号および後述する接続変更回路５８のア
ンドゲート６５の出力をオアゲート６２を介して論理和
の形態で加える。第７図において、接続変更回路５８は
、タイムＺウィンドウ信号１２を遅延して、タイムウイ
ンドウ信号１２がタイムオーバ信号１３の立上りよりも
遅れて立上るようにする遅延時間６２の遅延線６３、
テストモード指定信号６を遅延する遅延時間６３の遅
延線６４、フラグ２０からのテスト結果表示信号７の反
転出力および遅延線６３からの出力を供給されるアンド
ゲート６５、テストモード信号６および遅延線６４から
の出力の反転出力を供給されるアンドゲート６６、アン
ドゲート６５および６６のアンド出力を受信するオアゲ
ート６７、およびＰ端子とＩＪセット端子を有し、出力
ｓｔ，〜ｓｔ５を発生する順序回路６８を有し、この接
続変更回路５８により、テスト結果表示信号７が“１”
となるまで、ＣＰＵと主メモリとの接続状態を所定の順
序で変更させる。

ここで、順序回路６８は、Ｐ端子へのアンドゲート６５
からの信号により、その状態を状態１（リセットされる
と状態１になるものとする）から状態５まで変化させ、
各状態によりその出力ｓｔ，〜ｓｔ６を第８図に示す形
態で出力する（第８図においてｄは“１”または“０”
のいずれでもよい任意レベルを示す）と共に、その出力
を接続情報保持回路５６に書き込むものであり、このよ
うな機能を保持する回路であればどのような構成でもよ
い。第７図の接続情報保持回路５６は電源を断にしても
その内容を保持する、いわゆる不揮発性の素子Ｓ，〜Ｓ
４より構成され、これら素子Ｓ，〜Ｓ４への書き込みは
接続変更回路５８の順序回路６８の出力ｓｔ，〜ｓｔ４
およびオアゲート６７の出力である書き込み指令信号６
９によりなされる。

第７図の接続回路５５は、ここでは簡略化し、アンドゲ
ート７１〜７４のみで示したが、実際にはすべての信号
につきこのような回路が必要である。

ここで、素子Ｓ，とＣＰＵ５１の出力をアソドゲート７
１に、素子Ｓ２とＣＰＵ５２の出力をアンドゲート７２
にそれぞれ加え、アンドゲート７１と７２の出力をワイ
ヤードオァの形態で共通に接続して次段のアンドゲート
７３および７４に供給する。アンドゲート７３および７
４には素子Ｓ３およびＳ４の各出力をもそれぞれ加える
。アンドゲート７３および７４の各出力をそれぞれ主メ
モリ５３および５４に結合する。かかる構成の接続回路
５５では、例えば、順序回路６８が状態１であれば接続
情報保持回路５６の各素子Ｓ，，Ｓ２，Ｓ３およびＳ４
の出力はそれぞれ“１”，“０”，“１”および“０”
となるため、アンドゲート７１と７３とを通してＣＰＵ
５１と主メモリ５３との接続を行０なう。第７図のＴｅ
ｓｔ−ＲＯＭ５８はＣＰＵ５１またはＣＰＵ５２のいず
れからでもアクセス可能であり、そのアドレス付けは第
３図と同様になされるものとする。次に第７図に示した
本発明の実施例における動タ作を第９図ＡないしＪに示
すタイムチャートを参照しながら説明する。

以下の説明では、ＣＰＵ５２と主メモリ６３が正常、Ｃ
ＰＵ５１に欠陥があるものとする。まず、第９図Ａに示
すように電源が投入されると時定数回路２１の中点ａの
電位が０やや遅れて立上るためタイマ１４および図示し
ていないＣＰＵ内のプログラムカウンタがテストプログ
ラムの先頭アドレスを示すようリセットあるいは初期セ
ットされる。この点は第１図ないし第５図につき上述し
た実施例と同様である。次にテタストモード指定信号６
が印加され、“０”から“１”になると（第９図Ｂ参照
）、遅延線６４とアンドゲート６６とにより第９図Ｃお
よびＤのようにアンドゲート６６からパルス幅６３の正
パルスが取り出されて順序回路６８が状態１にリセット
０される。又、その状態１に対応する接続情報が上記正
ルス、すなわちオアゲート６７から取り出された書き込
み指令信号６９により接続情報保持回路５６に書き込ま
れ、同時にアンドゲート６１を介して発振器ｉｌからの
出力を自己テスト用クロツクとしてＣＰＵへ伝え、ＣＰ
Ｕ５１と主メモリ５３とが接続された状態（状態１）で
自己テストが開始される。やがて自己テストが正常終了
する時刻にタイムウィンドウ信号１２がタイマー４より
出力される（第９図Ｇ参照）が、前に仮定したようＣＰ
Ｕ５１に欠陥があるためフラグ２０はセットされず、第
９図１のようにテスト結果表示信号７は“０”のままで
ある。その後のタイムオーバ信号１３（第９図Ｆ参照）
によりアンドゲート６１が禁止され、自己テスト用クロ
ック送給が停止し、従って状態１での自己テストが終了
する。その後フラグが“０”のため、タイムウィンドウ
信号１２を遅延線６３で遅延した信号（第９図日参照）
がアンドゲート６５から取り出され（第９図Ｊ参照）、
それによりタイマ１４がリセツトされ、又順序回路６８
が状態２に変化し、これに対応して接続情報保持回路５
６の内容が変化する。又、タイマー４がリセツトされる
ことにより、タイムオーバ信号１３は第９図Ｆに示すよ
うに“１”から“０”に変化し、発振器１１の出力は再
びアンドゲート６１を通してＣＰＵへ伝えられ、自己テ
ストを開始する。この状態２ではＣＰＵ６２と主メモリ
５３とが接続されている。上述したところと同様の過程
を経て、やがてタイムウインドウ信号１２が出力される
時刻になると、この場合には状態２の接続に対応するＣ
ＰＵ５２と主メモリ５３は正常であるため、フラグ２０
がセットされテスト結果表示信号７が“０”から“１”
に変化する。従って、この信号の反転信号と遅延線６３
からの出力との論理積、すなわちアンドゲート６５の出
力は“０”のままであり、タイマ１４はリセツトされず
、タイムオーバ信号１３も“１”のままとなる。この場
合にはシステムＢＩは良品と判定されて、自己テストを
完了する。そしてこの接続状態に対応して、素子Ｓ，，
Ｓ２，Ｓ３およびＳ４の各内容はそれぞれ０，１，１お
よび０に保持され、又、これら素子Ｓ，ないしＳ４が不
揮発性であるから、電源を切ってもこの接続状態は維持
される。即ち、このシステムは１は出荷されるときに状
態２の接続がなされており、一般の使用形態（テストモ
−ド指定信号６が“０”）ではこの接続状態は変化しな
い。以上の説明はＣＰＵ５２と主メモリ５３とが正常な
場合を例にとったものだが、すべてのＣＰＵと主メモリ
が欠陥を含んでいる場合には順序回路６８の状態１から
状態４に対応したすべての接続状態に対して上述した自
己テストを実行し、そのいずれに対してもテスト結果表
示信号７は“０”のままであり、第９図Ａ〜Ｊのタイム
チャートの前半の過程が繰り返される。

次いで順序回路６８の状態が状態５となり、この順序回
路６８の出力ｓｔ５が“１”となるため、タイマ１４が
リセツトされてタイムオーバ信号１３が“０”となって
も、アンドゲート６１は禁止され続け、以後発振器１１
の出力はＣＰＵへ伝えられず、自己テストを完了する。
このときのシステムＬＳＩは不良品であり、それはテス
ト結果表示信号７の出力“０”により判定できる。以上
第６図〜第９図をもとにして、ＣＰＵおよび主メモリが
冗長化されたときの本発明の実施例について説明してき
たが、これは本発明の一例にすぎず他の構成ならびにテ
スト手法であっても本発明により先の実施例と本質的に
類似の機能を実現できることは容易に推定されよう。

即ち、本発明においては、上述したような機能を有する
テスト補助部、接続変更回路、接続情報保持回路、接続
回路およびＴｅｓｔ−ＲＯＭを復数のＣＰＵおよび主メ
モリに付加して１チップ上に集積してシステムＬＳＩを
構成することによって自己テストを可能となし「しか
も正常なＣＰＵと主メモリとを自動的に接続可能となし
たのであり、種々の変形を含むものである。なお、この
実施例においても第１図ないし第５図で説明した先の実
施例と同機に、自己テストは完全とはいえないため、テ
スタに接続してのテストを自己テストの後に実施するこ
とが必要になることもある。又、この実施例では説明の
簡単化のために、ＣＰＵおよび主メモリを２台ずっとし
、かつそれらが切り替えの単位となる場合について述べ
たが、ＣＰＵおよび主メモリが３台以上の場合、あるい
は切り替えの単位がこれらを分割したものである場合に
も、接続回路、接続情報保持回路および順序回路をこれ
に対処できるよう適切に拡張変形することにより適用で
きることは当然である。第１０図に本発明の更に他の実
施例を示す。

これは第１図ないし第５図につき上述した第一実施例に
おける主メモリを、固定データを永久的に記憶する機能
を付加した読み書き可能なメモリ素子で構成することに
より王〆モリとＴｅｓｔ−ＲＯＭを兼用させたメモリ部
８０をＣＰＵＩに接続したものである。この種のメモリ
素子としては、例えば待顔昭５３−１１３３５号「潜像
メモリ一等があり、これは制御情報によりＲＯＭとして
もＲＡＭとしても動作可能である。いま、この種のメモ
リ素子で構成されたメモリ部８０が、この制御情報が“
１”のときにＲＯＭとして動作し、“０”のときにＲＡ
Ｍとして働くと仮定しどのようにこの主メモリ兼Ｔｅｓ
ｔ−ＲＯＭのメモリ部８０を動作させるかＺに注目して
説明しよう。なお、基本的な自己テストの手順は第１図
〜第５図の実施例と同じであるため、ここでは説明を略
す。第１１図は第２図との変更点に注目してテスト補助
部の一部およびメモリ部を示したものであり、ここで図
示しない部分はすべて第２図と同じ構成とする。

図中の破線ブロック内の構成が第２図への追加回路であ
る。すなわち、本例ではＪＫフリツプフロップ８１を有
し、そのＪおよびＫ端子に“１”を、クロック端子Ｃに
アンドゲート１８の出力を、およびリセット端子８１Ｒ
に時定数回路２１のａ点出力の反転信号をそれぞれ加え
る。ＪＨフリツプフロツプ８１のＱ出力とアンドゲート
１８のアンド出力とをアンドゲート８２に加え、ＪＫフ
リツプフロツプ８１のＱ出力とアンドゲート１８のアン
ド出力とをアンドゲート８３に加える。アンドゲート８
２の出力を遅延時間６４の遅延線８４を介してオアゲー
ト８５に加える。この遅延時間６４は、タイムオーバ
信号１３より遅れて遅延線出力が立上るように設定して
おくものとする。オァゲート８５には、時定数回路２１
のａ点出力の反転信号をも加えるオアゲート８５のオア
出力をタイマ１４のリセット端子１４Ｒに加えると共に
、ＣＰＵ１の初期セット端子２７へも加える。上述した
アンドゲート８３の出力をフラグ２０のセット端子へ加
える。メモリ部８０はアドレス０〜Ａｎ‐・、アドレス
Ａｎ〜Ａ２ｎ‐・の２つの領域８０Ａと８０Ｂとに分割
され、それぞれに先の制御情報用端子ＣｏおよびＣ，を
有している。

さらにこの両領域８０Ａおよび８０Ｂ‘こは全く同一の
テストプログラム（第４図と同様のものでよい）をＲＯ
Ｍとして書き込んでおく。ＪＫフリツプフロツプ８１の
ＱおよびＱ出力をそれぞれメモリ部８０の制御情報用端
子ＣｏおよびＣ，に供給する。更にＪＫフリツプフロツ
プ８１のＱ出力およびＣＰＵＩ内のプログラムカウンタ
内に収容されるアドレスの最高位ビットを排他的論理和
回路８６に供聯合し、その排他的論理和出力をメモリ部
８０の各領域８０Ａおよび８０Ｂに加えて各アドレスの
最高位ビットを反転させるが、その詳細は後に述べる。
次に、第１１図の動作を説明するためのタイムチャート
を第１２図ＡないしＨ‘こ示す。

まず、最初は、ＪＫフリツプフロツプ８１のＱ出力は“
０”であるため（第１２図Ｂ参照）Ｃｏ＝“０”，Ｃ
，＝“１”、即ちアドレス０〜Ａｎ‐，の領域８０Ａが
ＲＡＭ、アドレスＡｎ〜Ａ２ｎ−，の領域８０８がＲＯ
Ｍとして動作する。従って、アドレスＡｎ〜Ａ２ｎ‐，
のテストプログラムによりＣＰＵＩとメモリ部８０のア
ドレス０〜Ａｎ‐，の領域８０Ａがテストされる。この
自己テストの結果が正常ならば、第２図と同様の構成を
経て、アンドゲート１８は第１２図Ａに示すように正パ
ルスを出力０し、第１２図ＤおよびＦに示すように、こ
の正パルスはアンドゲート８２および遅延線８４からオ
アゲート８５を通してタイマ１４をリセットし、ＣＰＵ
Ｉ内のプログラムカウンタをテストプログラムの先頭ア
ドレスＡｎにセットする。それと同タ時に、タイマ１４
がリセットされることにより、タイムオーバ信号１３は
“１”から“０”となり（第１２図Ｅ参照）、再び自己
テストが開始されることになる。この時点ではアンドゲ
ート１８の出力により、ＪＫフリツプフロツプ８１のＱ
出力が０“１”となつているためＣ。＝“１”，Ｃ，＝
“０’’であり、アドレス０〜Ａｎ‐，の領域８０Ａが
ＲＯＭ、アドレスＡｎ〜Ａ２ｎ‐，の領域８０ＢがＲＡ
Ｍとなる。即ち、アドレス０〜Ａｎ‐，領域８０Ａのテ
ストプログラムにより、ＣＰＵＩとメモリタ部８０のア
ドレスＡｎ〜Ａ２ｎ‐，領域８０Ｂの自己テストを開始
する。そして、この自己テストも正常に終了した場合に
はＣＰＵＩとメモリ部８０の全領域が正常、従ってシス
テムＬＳＩが良品であり、第１２図Ｇおよび印こ示すよ
うにアンドゲ−０ト８３の出力によりフラグ２０がセッ
トされることになる。なお、第１１図に示した排他的論
理和回路８６は、上述の後半の自己テストの際にアドレ
スの最高位ビットを反転するためのものである。この回
略は、ＣＰＵＩ内のプログラムカウンタが初期セットさ
れる時、常にアドレスＡｎを示すようセットされるため
、アドレス０〜Ａｎ‐，領域８０Ａの内容をテストプロ
グラムとして使用するにはアドレスを変換せねばならな
いことから必要となる。なお、主メモリ容量によっては
、この変換はアドレスの最高位ビットの反転だけでは不
充分であり、それなりの変換が必要となることは当然で
あり、第１１図の排他的論理和回路８６の代わり‘こ別
の回路で構成する必要がる。以上説明したように、メモ
リ部８０により主メモリとＴｅｓｔ−ＲＯＭを兼用させ
る場合には、ＣＰＵと主メモリの前半およびＣＰＵと主
メモリの後半の２つの組合せで自己テストを行うことが
必要となる。

なお、以上の説明は、最初の実施例（第１図〜第５図）
における主メモリ２をＴｅｓｔ−ＲＯＭ３と兼用させた
場合であるが、かかる兼用の形態は第二の実施例（第６
図〜第９図）についてもほぼ同様に適用できることは自
明であり、ここではその説明を省略する。このように、
Ｔｅｓｔ−ＲＯＭと王〆モリを兼用させれば自己テスト
のためだけに必要となるハードウェア量を大幅に減少す
ることができ、この効果は極めて大である。以上の実施
例では予めテストを行なうなどによりテスト補助部およ
びＴｅｓｔ−ＲＯＭが正常である２として説明してきた
が、これらが欠陥を含む場合には、自己テストは全く効
果がなくなる。

第１３図の実施例はこの問題点を解決したもので、Ｔｅ
ｓｔ−ＲＯＭにはハミングチェック等の誤り訂正回路９
０を付加し、更にテスト補助部４について３は例えば３
重化しその多数決を多数決論理回路９１によりとること
により誤りをマスクできるよう構成したものである。こ
の種の誤り検出の機能は上述した第２の実施例にも付加
できることは自明であるため、ここではその適用例につ
いては説明３を省略する。以上説明したように本発明に
よれば、主メモリおよびＣＰＵよりなる情報処理システ
ムを１チップ上に実現するにあたって、同時に該チップ
上に該情報処理システムの各機能をテストする手段を４
も具備させているため、テスタを用いずに１チップ内で
独自にテスト（自己テスト）を実行することが可能とな
り、テスト費の大幅な削減が可能になる利点がある。

しかも、上述の情報処理システム中にＣＰＵおよび主メ
モリを必要数以上設置して、各機能をテストするための
手段だけでなく、各ＣＰＵと主メモリとの接続状態をテ
スト結果により順次変更する手段をも同一チップ上に設
けているため、自己テストだけでなく、テスタを用いず
に正常なＣＰＵと主メモリとを自動的に接続することが
可能となる利点がある。

さらに加えて、本発明において主メモリに潜像メモリ（
袴願昭５３一１１３３５号参照）のようなものを使用す
れば、テスト手順を収容するメモリとしてもこれを機能
させることができ、上述した自己テストのためだけに必
要となるハードウェア量を削減することも可能である。

しかも又、自己テストのためだけに必要となる部分に誤
り訂正機能あるいは誤りマスク機能を付加することによ
り、この部分を予めテストする必要性が減少する利点も
生じる。

【図面の簡単な説明】

第１図は本発明情報処理システム集積回路の一実施例の
概念を示すブロック線図、第２図は第１図のテスト補助
部の構成に注目した詳細な構成の一例を示すブロック線
図、第３図は主メモリとＴｅｓｔ−ＲＯＭのアドレス付
けを示す線図、第４図はテストプログラムのフローチャ
ートの一例を示す流れ図、第５図ＡないしＮ‘ま第２図
の動作説明のための各部信号を示すタイムチャート、第
６図はＣＰＵ、主メモリが必要数以上設置されている場
合（冗長化されている場合）における本発明の一実施例
を示すブロック線図、第７図は第６図の詳細な構成の一
例を示すブロック線図、第８図は順序回路の状態および
その出力を示す図、第９図ＡないしＪは第７図の動作説
明のための各部信号を示すタイムチャート、第１０図は
主メモリとＴｅｓｔ−ＲＯＭを兼用した構成の本発明の
一実施例を示すブロック線図、第１１図は第１０図の詳
細な構成の一例を示すブロック線図、第１２図Ａないし
川ま第１１図の動作説明のための各部信号を示すタイム
チャート、および第１３図は自己テストにのみ必要とな
る部分に誤り訂正あるいは誤りマスク機能を付加した本
発明の−実施例を示すブロック線図である。１・・・・・・ＣＰＵ、２・・・・・・主メモリ、３・
・・・・・Ｔｅｓｔ一ＲＯＭ、４…・・・テスト補助部
、５・・・・・・システムＬＳＩ、６・・・・・・テス
トモード指定信号、７・…・・テスト結果表示信号、１
１・・・・・・発振器、１２・・・・・・タイムウィン
ドウ信号、１３・・・・・・タイムオーバ信号、１４・
・・・・・タイマ、１４Ｒ…・・・リセット端子、１５
，１６，１７，１８……アンドゲート、１９…・・・遅
延線、２０・・・・・・フラグ、２１・…・・時定数回
路、Ｒ・・・…抵抗、Ｃ……コンデンサ、Ｖ……電源、
２２・・・・・・クロツク入力端子、２３・・・・・・
オアゲート、２４・・・…通常クロツク、２５・・・・
・・自己テスト用クロツク、２６・・・・・・テスト指
定端子、２７・・・…初期セット端子、２８・…・・テ
スト結果端子、５０．．…．システムＬＳＩ、５１，
５２．．．・・・ＣＰＵ、５３，５４…・・・主メモリ
、５５・・…・接続回路、５６・・・・・・接続情報保
持回路、５７・・…・テスト補助部、５８・・・・・・
接続変更回路、５９・・・・・・Ｔｅｓｔ−ＲＯＭ、６
１，６５，６６・・…・アンドゲート、６２，６７・・
・・・・オアゲート、６３，６４・・・・・・遅延線、
６８・・・・・・順序回路、６９・・・・・・書き込み
指令信号、７１，７２，７３，７４……アンドゲート、
８０……メモリ部、８０Ａ…・・・アドレス０〜Ａｎ‐
，領域、８０Ｂ・・・・・・アドレスＡｎ〜Ａ２ｎ‐，
領域、８１・・・・・・ＪＫフリツプフロップ、８１Ｒ
・・…・リセツト端子、８２，８３・・…・アンドゲー
ト、８４・・…・遅延線、８５・・・・・・オアゲート
、８６・・・・・・排他的論理和回路、９０……誤り訂
正回路、９１……多数決論理回路。第１図第３図第４図第２図第５図第６図第８図第１０図第１１図第７図第９図第１２図第１３図

Claims

【特許請求の範囲】１プログラムおよびデータ類を蓄積する主メモリおよ
び該主メモリの内容に基づき種々の演算および制御を行
なう中央処理装置からなる情報処理システムと、該情報
処理システムの正常性のテストを行なう手順を記録した
固定メモリと、外部からのテストモード指定により前記
テストを実行させ、外部へそのテスト結果を出力するテ
スト補助手段とを具備し、前記情報処理システムと前記
固定メモリと前記テスト補助手段とを１チツプ上に一体
化して構成し、前記中央処理装置および前記主メモリを
必要固数より多く設置して冗長化し、更に前記中央処理
装置と前記主メモリとを適宜接続する接続回路、該接続
回路の接続状態を制御する書き替え可能な不揮発性の素
子よりなる接続情報保持回路、および前記テスト結果に
より前記接続情報保持回路の内容を変更させる接続情報
変更手段を設けたことを特徴とする情報処理システム集
積回路。２特許請求の範囲第１項に記載の情報処理システム集
積回路において、前記主メモリで、固定データを永久的
に記憶する機能を付加した読み書き可能なメモリ素子で
構成し、しかも該メモリ素子により前記固定メモリを兼
用させるように構成したことを特徴とする情報処理シス
テム集積回路。３特許請求の範囲第１項もたは第２項のいずれかに記
載の情報処理システム集積回路において、前記固定メモ
リ、前記テスト補助手段、前記接続情報保持回路および
前記接続情報変更手段を誤り訂正機能あるいは誤りマス
ク機能を付加して構成したことを特徴とする情報処理シ
ステム集積回路。