JPS60168231A - デ−タ整合装置 - Google Patents
デ−タ整合装置Info
- Publication number
- JPS60168231A JPS60168231A JP2339284A JP2339284A JPS60168231A JP S60168231 A JPS60168231 A JP S60168231A JP 2339284 A JP2339284 A JP 2339284A JP 2339284 A JP2339284 A JP 2339284A JP S60168231 A JPS60168231 A JP S60168231A
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- Japan
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- output
- clock
- data
- input
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、データレ−） Ｐ（Ｈｚ）の時系列データ
をデータレ−） Ｑ（Ｈ２） （Ｐ ＜ Ｑ）の時系列
データに変換するデータ整合装置に関するものである。
をデータレ−） Ｑ（Ｈ２） （Ｐ ＜ Ｑ）の時系列
データに変換するデータ整合装置に関するものである。
従来のこの種装置として第１図に示すものがあった。図
はデータレ−）Ｐ（Ｈｚ）の幅Ｎの時系列データを、デ
ータレ−） Ｑ（Ｈｚ）の幅Ｎの時系列データに変換す
る装置の例である。図において、（１）は第１及び第２
の入力ポートを持ち、 Ｐ（Ｈｚ）クロックを第１の入
力、 Ｑ（Ｈりクロックを第２の入力とし、入出力制御
信号により第１又は第２の入力を出力するセレクタ、（
２）は記憶容量ＮワードのＲＡＭで前記セレクタ（１）
の出力をクロック信号とし、入出力制御信号によシ、入
出力を切替えるＲＡＭである。
はデータレ−）Ｐ（Ｈｚ）の幅Ｎの時系列データを、デ
ータレ−） Ｑ（Ｈｚ）の幅Ｎの時系列データに変換す
る装置の例である。図において、（１）は第１及び第２
の入力ポートを持ち、 Ｐ（Ｈｚ）クロックを第１の入
力、 Ｑ（Ｈりクロックを第２の入力とし、入出力制御
信号により第１又は第２の入力を出力するセレクタ、（
２）は記憶容量ＮワードのＲＡＭで前記セレクタ（１）
の出力をクロック信号とし、入出力制御信号によシ、入
出力を切替えるＲＡＭである。
従来のデータ整合装置は以上のように構成されてお夛、
一旦データレー）Ｐ（”Ｈｚ）の幅Ｎの時系列データを
Ｐ（Ｈｚ）のクロックでＲＡＭに記憶し９次いで９幅Ｎ
のデータをＱ（Ｈｚ）のクロックで出力することによシ
ブ−タレイト変換を行う。したがって。
一旦データレー）Ｐ（”Ｈｚ）の幅Ｎの時系列データを
Ｐ（Ｈｚ）のクロックでＲＡＭに記憶し９次いで９幅Ｎ
のデータをＱ（Ｈｚ）のクロックで出力することによシ
ブ−タレイト変換を行う。したがって。
従来のデータ整合装置は入力データの幅に制限があシ、
またＮ／Ｑ（ｓｅｅ）以上のディレィが発生するという
欠点があった。
またＮ／Ｑ（ｓｅｅ）以上のディレィが発生するという
欠点があった。
本発明は、かかる欠点を改善するためになされたもので
、 ＰＩ：Ｈｚ）デユーティ５０％のクロックをＱ（Ｈ
ｚ）クロックでサンプリングしたデータよシ作成する選
択制御信号で、 Ｐ（Ｈｚ）デユーティ５咋のりｐツク
のポジティブエツジ及びネガティブエツジでサンプリン
グした入力データをさらにＱ （Ｈｚ）クロックでサン
プリングした２つのデータを選択することにより、リア
ルタイムでデータレート変換を行うデータ整合装置を提
供するものである。
、 ＰＩ：Ｈｚ）デユーティ５０％のクロックをＱ（Ｈ
ｚ）クロックでサンプリングしたデータよシ作成する選
択制御信号で、 Ｐ（Ｈｚ）デユーティ５咋のりｐツク
のポジティブエツジ及びネガティブエツジでサンプリン
グした入力データをさらにＱ （Ｈｚ）クロックでサン
プリングした２つのデータを選択することにより、リア
ルタイムでデータレート変換を行うデータ整合装置を提
供するものである。
第２図はこの発明の一実施例を、入力データレ−） Ｉ
／Ｐ ＝ １６０ （ｎｓｅｃ）、変換後のデータレー
トＶＱ ＝ １４０ （ｎｓｅｃ）データ整合装置に使
用するレジスタ及び波尾、波頭微分回路のセットアツプ
タイム及びホールドタイムを１０（ｎｓｅｃ）とした場
合について示したものである。
／Ｐ ＝ １６０ （ｎｓｅｃ）、変換後のデータレー
トＶＱ ＝ １４０ （ｎｓｅｃ）データ整合装置に使
用するレジスタ及び波尾、波頭微分回路のセットアツプ
タイム及びホールドタイムを１０（ｎｓｅｃ）とした場
合について示したものである。
図中（３ａ）（３ｂ）（３ｃ）（３ｄ）はクロックによ
るサンプルホールド機能を有するレジスタ、：４）は論
理反転素子。
るサンプルホールド機能を有するレジスタ、：４）は論
理反転素子。
（５）は波尾微分回路、（６）は波頭微分回路、（７）
は第１と第２の入力ポートを持ち、第１の入力が有為に
なった時点から、第２の入力が有為になる時点まで出力
を有為とするセット・リセット回路ｅ （８ａ）（８ｂ
）は遅延回路、（９）は第１と第２の入力ポートを持ち
、第１の入力及び第２の入力を制御信号によシ選択して
出力するセレクタである。
は第１と第２の入力ポートを持ち、第１の入力が有為に
なった時点から、第２の入力が有為になる時点まで出力
を有為とするセット・リセット回路ｅ （８ａ）（８ｂ
）は遅延回路、（９）は第１と第２の入力ポートを持ち
、第１の入力及び第２の入力を制御信号によシ選択して
出力するセレクタである。
第３図は第２図に示した各回路の論理を示すタイムチャ
ートである。
ートである。
次に動作について説明する。
７’ −ｐ ｖ −） １６０（ｎｓｅｃ）の入力デー
タはレジスタ（３ａ）においてデータレ−） １６０（
ｎｓｅｃ）でサンプリングされる。またレジスタ（３ｂ
）は、前記レジスタ（３ａ）出力に１６０．／！ ＝８
０ （ｎ５ｅｃ ）の遅延を与えて出力する。レジスタ
（３ａ）（３ｂ）出力は各々レジスタ（３ｃ）（３ｄ）
において、データレート１４０（ｎｓｅｃ）でサンプリ
ングされる。このとき、レジスタ（３ａ）（３ｂ） 出
力のデータ変化点が、クロックＱ ＝ １／１４０Ｘ１
０”−”のポジティブエツジ点＋、１０（ｒ＋５ｅｃ）
以内であるとキ、レジスタ（３ｃ）（３ｄ）出方は不定
となる。一方。
タはレジスタ（３ａ）においてデータレ−） １６０（
ｎｓｅｃ）でサンプリングされる。またレジスタ（３ｂ
）は、前記レジスタ（３ａ）出力に１６０．／！ ＝８
０ （ｎ５ｅｃ ）の遅延を与えて出力する。レジスタ
（３ａ）（３ｂ）出力は各々レジスタ（３ｃ）（３ｄ）
において、データレート１４０（ｎｓｅｃ）でサンプリ
ングされる。このとき、レジスタ（３ａ）（３ｂ） 出
力のデータ変化点が、クロックＱ ＝ １／１４０Ｘ１
０”−”のポジティブエツジ点＋、１０（ｒ＋５ｅｃ）
以内であるとキ、レジスタ（３ｃ）（３ｄ）出方は不定
となる。一方。
（７）のセット信号とし、波頭微分回路（６）において
り０７りＰ ＝ １／１６ Ｘ １０−”（Ｈｚ）をク
ロックＱ＝１／１４０Ｘ１０−’（Ｈｚ）で波頭微分し
、出方をセットリセット回路（７）のリセット信号とす
る。遅延回路（８ａ）（８ｂ）は、セットリセット回路
（７）の出方をセレクタ（９）におけるレジスタ（３ｃ
）（３ｄ）出力の選択信号とするため１セットリセット
回路（７）出方のエツジがレジスタ（３ｃ）（３ｄ）出
力の不定部分とかさならないようにレジスタ（３ｃ）（
３ｄ）出方に遅延を与える。遅延の量は、レジスタ（３
ｃ）（３ｄ）出力、及びセットリセット回路（７）出力
を比較して決定する。第２図に示した例では遅延の量は
１４０（ｎｓｅｃ）とした。
り０７りＰ ＝ １／１６ Ｘ １０−”（Ｈｚ）をク
ロックＱ＝１／１４０Ｘ１０−’（Ｈｚ）で波頭微分し
、出方をセットリセット回路（７）のリセット信号とす
る。遅延回路（８ａ）（８ｂ）は、セットリセット回路
（７）の出方をセレクタ（９）におけるレジスタ（３ｃ
）（３ｄ）出力の選択信号とするため１セットリセット
回路（７）出方のエツジがレジスタ（３ｃ）（３ｄ）出
力の不定部分とかさならないようにレジスタ（３ｃ）（
３ｄ）出方に遅延を与える。遅延の量は、レジスタ（３
ｃ）（３ｄ）出力、及びセットリセット回路（７）出力
を比較して決定する。第２図に示した例では遅延の量は
１４０（ｎｓｅｃ）とした。
上記のようＫＷ成するととＫよ）、データレ−） Ｐ（
Ｈｚ）の時系列データを、データレート。（）（Ｚ ）
（Ｐ＜Ｑ）の時系列データにリアルタイムで変換するこ
とが可能となる。
Ｈｚ）の時系列データを、データレート。（）（Ｚ ）
（Ｐ＜Ｑ）の時系列データにリアルタイムで変換するこ
とが可能となる。
以上のようにこの発明によれば、データレートＰＣＨ２
〕の時系列データを、データレート。〔＆）（Ｐ＜Ｑ）
の時系例データに変換するデータ整合装置において、デ
ユーティ５０％のＰ（Ｈｚ）りｐツクを。
〕の時系列データを、データレート。〔＆）（Ｐ＜Ｑ）
の時系例データに変換するデータ整合装置において、デ
ユーティ５０％のＰ（Ｈｚ）りｐツクを。
Ｑ（Ｈ２）クロックでサンプリングしたデータよシ作成
する選択制御信号で、 Ｐ（Ｈｚ）クロックのポジティ
ブエツジ及びネガティブエツジでサンプリングし友人カ
データをさらにＱＣ＆）クロックでサンプリングした２
つのデータを選択することにょシ。
する選択制御信号で、 Ｐ（Ｈｚ）クロックのポジティ
ブエツジ及びネガティブエツジでサンプリングし友人カ
データをさらにＱＣ＆）クロックでサンプリングした２
つのデータを選択することにょシ。
リアルタイムでデータレート変換を行うことが可能なデ
ータ整合装置を実現できるという効果がある。
ータ整合装置を実現できるという効果がある。
第１図は従来のデータ整合装置を示す図、第２図はこの
発明の一実施例によるデータ整合装置を示す図、第３図
は第２図中の各回路の論理を示すタイムチャートである
。図中（１）はセレクタ、（２）はＲＡＭ 、（３１は
レジスタ、；４）は論理反転素子、（５）は波尾微分回
路、（６）は波頭微分回路、（７）はセットリセット回
路、（８）は遅延回路、（９）はセレクタである。 なお９図中、同一符号は同−又は相当部分である。 代理人 大岩増雄 怜♀
発明の一実施例によるデータ整合装置を示す図、第３図
は第２図中の各回路の論理を示すタイムチャートである
。図中（１）はセレクタ、（２）はＲＡＭ 、（３１は
レジスタ、；４）は論理反転素子、（５）は波尾微分回
路、（６）は波頭微分回路、（７）はセットリセット回
路、（８）は遅延回路、（９）はセレクタである。 なお９図中、同一符号は同−又は相当部分である。 代理人 大岩増雄 怜♀
Claims (1)
- 【特許請求の範囲】 データレ−）Ｐ（Ｈｚ）の時系列データを、データレ−
） Ｑ（Ｈりの時系列データに変換するデータ整合装置
において、データレ−） Ｐ（Ｈｚ）の時系列データを
Ｐ（Ｈｚ）クロックでサンプルホールドする第１のレジ
スタと、前記第１のレジスタ出力に」〔Ｐ ｓｅｃ）の遅延を与える第２のレジスタと、前記第１及
び第２のレジスタ出力をＱ（Ｈｚ）クロックでサンプル
ホールドする第３及び第４のレジスタと、前記第３及び
第４のレジスタ出力に遅延を与える第１及び第２の遅延
回路と、デエーティ５０％のＰ〔Ｈｚ）クロックをＱ（
Ｈりクロックで波尾微分を行う波尾微分回路と、チェー
ティ５０チのＰ（Ｈｚ）クロックをＱ（Ｈｚ）クロック
で波頭微分を行う波頭微分回路と、第１及び第２の入力
ポートを持ち、前記波尾微分回路の出力を第１の入力、
前記波頭微分回路の出力を第２の入力とし、第１の入力
が有為となりた時点から、第２の入力が有為となる時点
まで出力が有為となるセット・リセット回路と１Ｍ１及
び第２の入力ポートを持ち、前記第１の遅延回路の出力
を第１の入力、前記第２の遅延回路の出力を第２の入力
とし、前記セット・リセット回路出力を選択制御信号と
して、第１及び第２の入力の一方を出力するセレクタを
備えることを特徴とするデータ整合装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339284A JPS60168231A (ja) | 1984-02-10 | 1984-02-10 | デ−タ整合装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2339284A JPS60168231A (ja) | 1984-02-10 | 1984-02-10 | デ−タ整合装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60168231A true JPS60168231A (ja) | 1985-08-31 |
Family
ID=12109233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2339284A Pending JPS60168231A (ja) | 1984-02-10 | 1984-02-10 | デ−タ整合装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60168231A (ja) |
-
1984
- 1984-02-10 JP JP2339284A patent/JPS60168231A/ja active Pending
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