JPS60168251A - アドレス変換制御装置 - Google Patents
アドレス変換制御装置Info
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- JPS60168251A JPS60168251A JP59025353A JP2535384A JPS60168251A JP S60168251 A JPS60168251 A JP S60168251A JP 59025353 A JP59025353 A JP 59025353A JP 2535384 A JP2535384 A JP 2535384A JP S60168251 A JPS60168251 A JP S60168251A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は情報処理システムの処理装置、特に仮想記憶方
式で・あってパイプライン制御方式の処理装置の高速化
のためのアドレス変換制御方式に関する。
式で・あってパイプライン制御方式の処理装置の高速化
のためのアドレス変換制御方式に関する。
（ｂ）技術の背景
中央処理装置及びベクトル処理装置等の処理速度を向上
する制御方式の一つとして、パイプライン方式が用いら
れる。この方式は、各命令の実行シーケンスを複数段に
分割し、各段が独立に動作できる構成にすることにより
、複数の命令を同時並行に実行することができる方式で
ある。
する制御方式の一つとして、パイプライン方式が用いら
れる。この方式は、各命令の実行シーケンスを複数段に
分割し、各段が独立に動作できる構成にすることにより
、複数の命令を同時並行に実行することができる方式で
ある。
各命令の実行シーケンスは、例えば第１図に示すように
１２のサイクルに分割される。各サイクルの機能は概要
法の通りである。
１２のサイクルに分割される。各サイクルの機能は概要
法の通りである。
Ｉ：命令フェッチアドレスの計算
子：命令アドレス変換バッファのアクセスＢ：命令バン
ファのデータアクセス Ｄ−命令解読 Ｒ：レジスフ読み取り Ａ；オペランドアドレスの計算 Ｔニオペランドアドレス変換バッファのアクセス Ｂ：オペランドバッファのデータアクセスＥ１：演算実
行サイクルｌ Ｅ２：演算実行サイクル２ Ｖ：チェソクサイクル Ｗ：１１．込みサイクル パイプライン方式を最も高度に利用するためには、上記
のようなサイクルの各々を実行する回路に遊びが無いよ
うに、それぞれ異なる命令が割り当てられて並行に実行
される必要がある。そのように、命令実行に必要なデー
タを絶え間なくパイプラインに供給できた場合には、１
ザイクルごとに１命令の実行が完了することになり、最
高の処理速度を得ることができる。
ファのデータアクセス Ｄ−命令解読 Ｒ：レジスフ読み取り Ａ；オペランドアドレスの計算 Ｔニオペランドアドレス変換バッファのアクセス Ｂ：オペランドバッファのデータアクセスＥ１：演算実
行サイクルｌ Ｅ２：演算実行サイクル２ Ｖ：チェソクサイクル Ｗ：１１．込みサイクル パイプライン方式を最も高度に利用するためには、上記
のようなサイクルの各々を実行する回路に遊びが無いよ
うに、それぞれ異なる命令が割り当てられて並行に実行
される必要がある。そのように、命令実行に必要なデー
タを絶え間なくパイプラインに供給できた場合には、１
ザイクルごとに１命令の実行が完了することになり、最
高の処理速度を得ることができる。
前記のシーケンスにおいて、１−Ｔ−ＢおよびＡ −Ｔ
−Ｂの各３サイクルは、それぞれ命令フェッチ及びデ
ータアクセスのシーケンスである。このシーケンスは、
所望の命令又はデータのアドレスがアドレス変換バッフ
ァにあり、且つ所望の命令又はデータがバッファ記憶装
置にある場合にのみ図示のとおり３サイクルで完了する
が、それ以外の場合には主記憶装置へのアクセスを要す
るアドレス変換処理或いはデータアクセスとなる為に、
更に多くの処理サイクルを費やす。従って、アドレス変
換バッファ及びバッファ記憶装置は必要なデータを保持
している確率をできるだけ高めることを考慮して、それ
らの記憶容量、制御方式等の設計がなされる。
−Ｂの各３サイクルは、それぞれ命令フェッチ及びデ
ータアクセスのシーケンスである。このシーケンスは、
所望の命令又はデータのアドレスがアドレス変換バッフ
ァにあり、且つ所望の命令又はデータがバッファ記憶装
置にある場合にのみ図示のとおり３サイクルで完了する
が、それ以外の場合には主記憶装置へのアクセスを要す
るアドレス変換処理或いはデータアクセスとなる為に、
更に多くの処理サイクルを費やす。従って、アドレス変
換バッファ及びバッファ記憶装置は必要なデータを保持
している確率をできるだけ高めることを考慮して、それ
らの記憶容量、制御方式等の設計がなされる。
更に、各命令実行シーケンスの中に２回のアクセスサイ
クル（１−Ｔ−Ｂ及びＡ−Ｔ−Ｂ）が含まれるので、前
記のように全サイクルを並行実行させようとした場合に
は、両アクセスの衝突を解決しなければならない。その
為にはアドレス変換バッファ及びバ・７フア記憶装置か
らなるデータアクセス機構を、命令フェッチ用とオペラ
ンドアクセス用に別個に設け、両機構が並行に動作でき
るようにする方式が採られる。
クル（１−Ｔ−Ｂ及びＡ−Ｔ−Ｂ）が含まれるので、前
記のように全サイクルを並行実行させようとした場合に
は、両アクセスの衝突を解決しなければならない。その
為にはアドレス変換バッファ及びバ・７フア記憶装置か
らなるデータアクセス機構を、命令フェッチ用とオペラ
ンドアクセス用に別個に設け、両機構が並行に動作でき
るようにする方式が採られる。
（Ｃ１従来技術と問題点
そのように２組のデータアクセス機構を設ける方式にお
いては、パイプラインの高度利用による処理の高速化は
得られるものの、一方で次のような問題が生じ得る。
いては、パイプラインの高度利用による処理の高速化は
得られるものの、一方で次のような問題が生じ得る。
（ｉ）両アドレス変換バッファに同一の内容が登録され
る場合があり、アドレス変換バッファの使用す】率を下
げる。
る場合があり、アドレス変換バッファの使用す】率を下
げる。
（ｉｉ）アドレス変換バッファに目的のアドレスが存在
しない場合のアドレス変換処理が、同一アドレス領域に
対して命令アドレスとオペランドアドレスに関して重複
される場合が生し、時間的オーバヘットを増加させる。
しない場合のアドレス変換処理が、同一アドレス領域に
対して命令アドレスとオペランドアドレスに関して重複
される場合が生し、時間的オーバヘットを増加させる。
このような現象は、小規模のサブルーチンモジュール等
でプログラムの命令部分とオペランド域とのアドレスが
近接している場合に特に生し易い。
でプログラムの命令部分とオペランド域とのアドレスが
近接している場合に特に生し易い。
この場合、上記の（ｉ）は高速化のためにやむをえない
と考えることができるが、（ｉｉ ）は前記のように主
記憶装置へのアクセスを要する処理であり、それを増加
させることにより高速化を阻害する要素となるので改善
が望まれていた。
と考えることができるが、（ｉｉ ）は前記のように主
記憶装置へのアクセスを要する処理であり、それを増加
させることにより高速化を阻害する要素となるので改善
が望まれていた。
（ｄ）発明の目的
従って、本発明の目的は、上記の欠点を改善し、時間的
オーバヘッドの増加が少なく、パイプラインを高度に利
用できる、アドレス変換制御方式を提供するにある。
オーバヘッドの増加が少なく、パイプラインを高度に利
用できる、アドレス変換制御方式を提供するにある。
（ｅ１発明の構成
この目的は本発明において、仮想記憶方式の処理装置に
おけるオペランドアクセス用アドレス変換バッファと命
令フェッチ用アドレス変換バッファとを別個に有するア
ドレス変換制御方式において、論理アドレスを実アドレ
スに変換し、該実アドレスを変換アドレスとして出力す
る手段、該手段により最後に変換した論理アドレスと対
応する実アドレスとの対を記憶する手段、及びオペラン
ドアドレス又は命令フェッチアドレスがアドレス変換バ
ッファに存在しない場合におけるアドレス変換の実行に
先立って、該記憶手段に記憶されている論理アドレスと
変換すべき論理アドレスとが一致した場合に上記記憶手
段に記憶されている実アドレスを変換アドレスとする手
段を有することを特徴とするアドレス変換制御方式によ
り達成される。
おけるオペランドアクセス用アドレス変換バッファと命
令フェッチ用アドレス変換バッファとを別個に有するア
ドレス変換制御方式において、論理アドレスを実アドレ
スに変換し、該実アドレスを変換アドレスとして出力す
る手段、該手段により最後に変換した論理アドレスと対
応する実アドレスとの対を記憶する手段、及びオペラン
ドアドレス又は命令フェッチアドレスがアドレス変換バ
ッファに存在しない場合におけるアドレス変換の実行に
先立って、該記憶手段に記憶されている論理アドレスと
変換すべき論理アドレスとが一致した場合に上記記憶手
段に記憶されている実アドレスを変換アドレスとする手
段を有することを特徴とするアドレス変換制御方式によ
り達成される。
（ｆ１発明の実施例
以下図面を参照し、本発明の実施例について説明する。
第２図は処理装置の構成例を示すブロック図である。処
理装置はＩユニソｌ−４１Ｅユニツト４２、Ｓユニット
４３の３機能ユニットと、バッファ記憶装置４４とから
なる。■ユニソ１−４１は命令を解読し、パイプライン
全体を制御する。Ｅユニット４２は命令実行における演
算を行う。Ｓユニット４３は論理アドレスと実アドレス
間のアドレス変換と、バッファ記憶装置４４及び主記憶
装置４５へのアクセスを制御する。バッファ記憶装置４
４は主記憶装置４５上のデータの一部のコピーを保持す
ることにより、該データへの実効アクセスを高速化する
目的で設けられる。
理装置はＩユニソｌ−４１Ｅユニツト４２、Ｓユニット
４３の３機能ユニットと、バッファ記憶装置４４とから
なる。■ユニソ１−４１は命令を解読し、パイプライン
全体を制御する。Ｅユニット４２は命令実行における演
算を行う。Ｓユニット４３は論理アドレスと実アドレス
間のアドレス変換と、バッファ記憶装置４４及び主記憶
装置４５へのアクセスを制御する。バッファ記憶装置４
４は主記憶装置４５上のデータの一部のコピーを保持す
ることにより、該データへの実効アクセスを高速化する
目的で設けられる。
一般に主記憶へのアクセス要求は、■ユニ７）４１から
Ｓユニット４３へ出されて、Ｓユニット４３で処理され
、バッファ記憶装置４４上に目的のデータがある場合に
は、主記憶装置４５に直接アクセスすることなくバッフ
ァ記憶装置４４から読み出されて、■ユニット４１又は
Ｅユニット４２へ供給される。バッファ記憶装置４４に
目的ψデータが無い場合及び書込み要求の場合には、Ｓ
ユニット４３において、主記憶装置４５へのアクセスが
行われる。Ｓユニット４３では、バッファ記憶装置及び
主記憶装置へのアクセスのために、論理アドレスを実ア
ドレスに変換する。この変換を高速化するために、後述
のアドレス変換バッファを持つ。アドレス変換バッファ
に目的のアドレスが無かった場合には、主記憶装置に記
憶されているアドレス変換テーブルを索引して、アドレ
ス変換を行うことが必要になる。
Ｓユニット４３へ出されて、Ｓユニット４３で処理され
、バッファ記憶装置４４上に目的のデータがある場合に
は、主記憶装置４５に直接アクセスすることなくバッフ
ァ記憶装置４４から読み出されて、■ユニット４１又は
Ｅユニット４２へ供給される。バッファ記憶装置４４に
目的ψデータが無い場合及び書込み要求の場合には、Ｓ
ユニット４３において、主記憶装置４５へのアクセスが
行われる。Ｓユニット４３では、バッファ記憶装置及び
主記憶装置へのアクセスのために、論理アドレスを実ア
ドレスに変換する。この変換を高速化するために、後述
のアドレス変換バッファを持つ。アドレス変換バッファ
に目的のアドレスが無かった場合には、主記憶装置に記
憶されているアドレス変換テーブルを索引して、アドレ
ス変換を行うことが必要になる。
本発明は主としてＳユニット、特にそのアドレス変換回
路における制御方式に関する。
路における制御方式に関する。
第３図は本発明を適用するアドレス変換機構のうち、２
組のアドレス変換バッファ及びデータバッファからなる
部分である。図において、２及び１１はそれぞれオペラ
ンドアクセス可及び命令フェソヂ用のアドレス変換バッ
ファ、４及び１３はそれぞれオペランド用及び命令用の
データバッファ機構である。
組のアドレス変換バッファ及びデータバッファからなる
部分である。図において、２及び１１はそれぞれオペラ
ンドアクセス可及び命令フェソヂ用のアドレス変換バッ
ファ、４及び１３はそれぞれオペランド用及び命令用の
データバッファ機構である。
オペランドアクセスアドレス及び命令フェッチアドレス
はそれぞれＯＥＲレジスタｌ及びＩＥＲレジスタｌＯに
セットされる。
はそれぞれＯＥＲレジスタｌ及びＩＥＲレジスタｌＯに
セットされる。
本実施例のシステムにおいて、アドレス変換バッファは
１９ビツトの論理ページアドレスを実ページフレームア
ドレスに変換するものとし、アドレス変換バッファ２及
び１１の各々は論理ページアドレスの第１−１１ピント
部分と対応する実ページアドレスとの対を１項目とする
２５６項目を１組とする２組のバッファで構成される。
１９ビツトの論理ページアドレスを実ページフレームア
ドレスに変換するものとし、アドレス変換バッファ２及
び１１の各々は論理ページアドレスの第１−１１ピント
部分と対応する実ページアドレスとの対を１項目とする
２５６項目を１組とする２組のバッファで構成される。
論理ページアドレスの第１２〜１９ビツトによってアド
レス変換バッファ２又は１１から２項目を同時に読み出
し、０ＥＲ１又はＩＥＲＩＯの第１−１１ピントと読み
出した項目の論理アドレスフィールドとを比較回路３ａ
及び３ｂ、又は１２ａ及び１２ｂによって比較する。比
較の結果としては、一方の比較回路において一致を検出
する場合と、両方の比較が不一致となる場合がある。
レス変換バッファ２又は１１から２項目を同時に読み出
し、０ＥＲ１又はＩＥＲＩＯの第１−１１ピントと読み
出した項目の論理アドレスフィールドとを比較回路３ａ
及び３ｂ、又は１２ａ及び１２ｂによって比較する。比
較の結果としては、一方の比較回路において一致を検出
する場合と、両方の比較が不一致となる場合がある。
比較回路で一致出力を得た場合はその論理アドレスに対
応する実ページアドレスをデータバッファ機構４又は１
３へ渡す。データバッファ機構４及び１３の各々は、例
えば６４バイトのデータブロック６４（１６Ｉからなる
高速メモリ及びその制御回路よりなる公知の回路であり
、本発明と直接の関連は無いので、これ以上の説明は行
わない。
応する実ページアドレスをデータバッファ機構４又は１
３へ渡す。データバッファ機構４及び１３の各々は、例
えば６４バイトのデータブロック６４（１６Ｉからなる
高速メモリ及びその制御回路よりなる公知の回路であり
、本発明と直接の関連は無いので、これ以上の説明は行
わない。
アドレス変換バッファから得られた実アドレスはＯＲＲ
又はＩ ＲＲレジスタ６．１５へ転送されていて、デー
タバッファに所望のアドレスのデータが保存されてない
場合にば０ＲＲ６又はＩＲＲ１５の内容を主記憶アドレ
スレジスタＭＡＲ１９にセントし、主記憶装置４５への
アクセスが行われる。
又はＩ ＲＲレジスタ６．１５へ転送されていて、デー
タバッファに所望のアドレスのデータが保存されてない
場合にば０ＲＲ６又はＩＲＲ１５の内容を主記憶アドレ
スレジスタＭＡＲ１９にセントし、主記憶装置４５への
アクセスが行われる。
比較回路、３ａ及び３ｂの両者、又は１２ａ及び１２ｂ
の両者で不一致を検出した時は、アドレス変換回路３０
により、主記憶装置４５に記憶されているアドレス変換
テーブルを使用する変換動作が実行される。この変換動
作を第４図により説明する。
の両者で不一致を検出した時は、アドレス変換回路３０
により、主記憶装置４５に記憶されているアドレス変換
テーブルを使用する変換動作が実行される。この変換動
作を第４図により説明する。
アドレス変換テーブルは通當２階層であってセグメント
テーブルとページテーブルからなり、セグメントテーブ
ルの各項の内容が各ページテーブルの先頭アドレスを指
す。セグメントテーブルの先頭アドレスはＩユニット４
１内の制御レジスフに格納されている。
テーブルとページテーブルからなり、セグメントテーブ
ルの各項の内容が各ページテーブルの先頭アドレスを指
す。セグメントテーブルの先頭アドレスはＩユニット４
１内の制御レジスフに格納されている。
上記の不一致の場合、ＩＥＲｌまたは０ＥＲＩＯにセン
トされた論理アドレスがＴＬＲレジスタ３１ヘセントさ
れる。又セグメントテーブル先頭アドレス（ＳＴＯ）が
Ｉユニット４１の制御レジスタからＴＲＰレジスタ３２
にセントされる。次にＴＲＰ３２上のＳＴＯと、ＴＬＲ
３１上の論理アドレスのページアドレスを加算器３３で
加算し、セグメントテーブルの項目へのアクセスアドレ
スを得る。このアドレスは線３８でＩＥＲｌ又は０ＥＲ
ＩＯへ送られて、前記の方法で主記憶アクセスが実行さ
れ、主記憶から読み出されるデータであるページテーブ
ル先頭アドレスはＴＲＰ３２にセントされる。
トされた論理アドレスがＴＬＲレジスタ３１ヘセントさ
れる。又セグメントテーブル先頭アドレス（ＳＴＯ）が
Ｉユニット４１の制御レジスタからＴＲＰレジスタ３２
にセントされる。次にＴＲＰ３２上のＳＴＯと、ＴＬＲ
３１上の論理アドレスのページアドレスを加算器３３で
加算し、セグメントテーブルの項目へのアクセスアドレ
スを得る。このアドレスは線３８でＩＥＲｌ又は０ＥＲ
ＩＯへ送られて、前記の方法で主記憶アクセスが実行さ
れ、主記憶から読み出されるデータであるページテーブ
ル先頭アドレスはＴＲＰ３２にセントされる。
次に、ＴＲＰ３２上のページテーブル先頭アドレスとＴ
ＬＲ３１上の論理ページアドレスとを加算器３３で加算
し、これをアドレスとして前と同様に主記憶にアクセス
することにより、ページテーブルから所望の実ページア
ドレスが読み出され、ＴＲＰ３２ヘセントされ、１’Ｒ
Ｐ３２の内容はＴＷＲレジスタ３４へ転送される。
ＬＲ３１上の論理ページアドレスとを加算器３３で加算
し、これをアドレスとして前と同様に主記憶にアクセス
することにより、ページテーブルから所望の実ページア
ドレスが読み出され、ＴＲＰ３２ヘセントされ、１’Ｒ
Ｐ３２の内容はＴＷＲレジスタ３４へ転送される。
次に、ＴＬＲ３１の内容である論理アドレスは線３８を
通してＯＥＲｌ又はＩＥＲＩＯへ転送され、そのアドレ
スの一部はアドレス変換バッファの１項目を選択し、そ
の項目に論理アドレスの他の一部と線３９を通して転送
されるＴＷＲ３４の内容とが書き込まれる。これにより
、新しいアドレス対がアドレス変換バッファに登録され
、その後のアクセスに利用可能になる。
通してＯＥＲｌ又はＩＥＲＩＯへ転送され、そのアドレ
スの一部はアドレス変換バッファの１項目を選択し、そ
の項目に論理アドレスの他の一部と線３９を通して転送
されるＴＷＲ３４の内容とが書き込まれる。これにより
、新しいアドレス対がアドレス変換バッファに登録され
、その後のアクセスに利用可能になる。
以上は従来の方式におけると同様の変換動作の概要であ
るが１１本発明の実施例においては、上記の動作で実ペ
ージアドレスが決定してＴＷＲ３４がセントされる時、
同時にＴＬＲ３１上の論理アドレスをＴＬＲＨレジスタ
３５にセットする。従って、アドレス変換バッファに最
後に登録した内容が、ＴＷＲ３４とＴ Ｌ ＲＨ３５の
対としてアドレス変換回路３０にも保存されることにな
る。
るが１１本発明の実施例においては、上記の動作で実ペ
ージアドレスが決定してＴＷＲ３４がセントされる時、
同時にＴＬＲ３１上の論理アドレスをＴＬＲＨレジスタ
３５にセットする。従って、アドレス変換バッファに最
後に登録した内容が、ＴＷＲ３４とＴ Ｌ ＲＨ３５の
対としてアドレス変換回路３０にも保存されることにな
る。
その後、別の主記憶アクセス要求においてアドレス変換
回路３０による変換を必要とする時、前と同様に”Ｉ”
ＬＲ３１に論理アドレスがセットされると、変換動作に
先立ってＴＬＲＨ３５の内容とＴＬＲ３１の内容が比較
回路３６によって比較される。ここで一致が検出される
と、前記の主記憶上のアドレス変換テーブルによる変換
動作を行うことなく、直ちにＴＷＲ３４に残されている
前回の結果により、アドレス変換が完了したものとして
、アドレス変換バッファへの書込みを行う。
回路３０による変換を必要とする時、前と同様に”Ｉ”
ＬＲ３１に論理アドレスがセットされると、変換動作に
先立ってＴＬＲＨ３５の内容とＴＬＲ３１の内容が比較
回路３６によって比較される。ここで一致が検出される
と、前記の主記憶上のアドレス変換テーブルによる変換
動作を行うことなく、直ちにＴＷＲ３４に残されている
前回の結果により、アドレス変換が完了したものとして
、アドレス変換バッファへの書込みを行う。
Ｔ Ｌ ＲＨ３５の内容が、変換すべき論理アドレスと
一致しなかった場合は、従来例と同様にアドレス変換処
理が行われる。但し変換に成功したときは、前記のよう
に新しい論理アドレスと実アドレスによってＴＬＲＨ３
５及びＴＷＲ３４が更新され、保存される。
一致しなかった場合は、従来例と同様にアドレス変換処
理が行われる。但し変換に成功したときは、前記のよう
に新しい論理アドレスと実アドレスによってＴＬＲＨ３
５及びＴＷＲ３４が更新され、保存される。
以上により、同じページへのアクセスのためのアドレス
変換要求が、命令フェッチとオペランドアクセスとで続
いて発生した場合には、後のアドレス変換要求は主記憶
のアドレス変換テーブルにアクセスすることなく完了す
るこ９−かできる。
変換要求が、命令フェッチとオペランドアクセスとで続
いて発生した場合には、後のアドレス変換要求は主記憶
のアドレス変換テーブルにアクセスすることなく完了す
るこ９−かできる。
なお、ＴＷＲ３４とＴＬＲＨ３５に保存されている内容
は、当然アドレス変換バッファの該当項目の内容と一致
している必要がある。従ってアドレス変換バッファの全
部又は一部の内容が強制的に無’ＡＪ化されるときは、
同時にＴＷＲ３４及びＴＬ Ｒｌ■３５の内容を無効化
又は消去するように構成しなければならない。このよう
なアドレス変換バッファの強制的無効化は、通席はアド
レス変換テーブルの変更処理を行った場合等に特定の命
令の実行によって行われるので、それらの命令に、同時
にＴＷＲ３４及びＴＬＲＨ３５の内容も消去する機能を
併合することが望ましい。
は、当然アドレス変換バッファの該当項目の内容と一致
している必要がある。従ってアドレス変換バッファの全
部又は一部の内容が強制的に無’ＡＪ化されるときは、
同時にＴＷＲ３４及びＴＬ Ｒｌ■３５の内容を無効化
又は消去するように構成しなければならない。このよう
なアドレス変換バッファの強制的無効化は、通席はアド
レス変換テーブルの変更処理を行った場合等に特定の命
令の実行によって行われるので、それらの命令に、同時
にＴＷＲ３４及びＴＬＲＨ３５の内容も消去する機能を
併合することが望ましい。
（ｇ１発明の効果
以上の説明により明らかなように、本発明をアドレス変
換機構に適用すれば、パイプライン方式の中央処理装置
の高速化のために、命令フェッチ用とオペランドアクセ
ス用の２組のアドレス変換機構を持つシステムにおいて
、主記憶のアドレス変換テーブルによるアドレス変換処
理を、同一アドレス領域について両アドレス変換機構で
重複して行う可能性が殆ど無くなるので、２組のアドレ
ス変換機構による高速化の効果をｉＩＧめることができ
る。
換機構に適用すれば、パイプライン方式の中央処理装置
の高速化のために、命令フェッチ用とオペランドアクセ
ス用の２組のアドレス変換機構を持つシステムにおいて
、主記憶のアドレス変換テーブルによるアドレス変換処
理を、同一アドレス領域について両アドレス変換機構で
重複して行う可能性が殆ど無くなるので、２組のアドレ
ス変換機構による高速化の効果をｉＩＧめることができ
る。
第１図は処理装置の命令実行シーケンスを示す図、第２
図は処理装置のブロック図、第３図はアドレス変換バッ
ファ及びその周辺のブロック図、第４図はアドレス変換
回路のブロック図である。 図において、２及び１１はアドレス変換バッファ、４及
び１３はデータバッファ回路、３０はアドレス変換回路
、４１は■ユニット、４２はＥユニット、４３はｓユニ
ット、４４はバッファ記憶装置、４５は主記憶装置であ
る。 琴 １ 口 穿 ２ 図 率 ３ 口
図は処理装置のブロック図、第３図はアドレス変換バッ
ファ及びその周辺のブロック図、第４図はアドレス変換
回路のブロック図である。 図において、２及び１１はアドレス変換バッファ、４及
び１３はデータバッファ回路、３０はアドレス変換回路
、４１は■ユニット、４２はＥユニット、４３はｓユニ
ット、４４はバッファ記憶装置、４５は主記憶装置であ
る。 琴 １ 口 穿 ２ 図 率 ３ 口
Claims (1)
- 【特許請求の範囲】 （１１仮想記１．α方式の処理装置におけるオペランド
アクセス用アドレス変換バッファと命令フェッチ用アド
レス変換バッファとを別個に有するアドレス変換制御方
式において、論理アドレスを実アドレスに変換し、該実
アドレスを変換アドレスとして出力する手段、該手段に
より最後に変換した論理アドレスと対応する実アドレス
との対を記憶する手段、及びオペランドアドレス又は命
令フェッチアドレスがアドレス変換バッファに存在し７
ｊい場合におけるアドレス変換の実行に先立って、該記
憶手段に記１りされている論理アドレスと変換すべき論
理アドレスとが一致した堪゛合に上記記憶手段に記憶さ
れている実アドレスを変換アドレスとする手段を有する
ことを特徴とするアドレス変換制御方式。 （２）オペランドアクセス用アドレス変換バッファ及び
命令フェッチ用アドレス変換バンファの少なくとも何れ
か一方の内容の少なくとも一部が強制的に無効化された
場合には、同時に上記記憶手段の内容を消去する手段を
有する特許請求の範囲第（１）項記載のアドレス変換制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025353A JPS60168251A (ja) | 1984-02-13 | 1984-02-13 | アドレス変換制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025353A JPS60168251A (ja) | 1984-02-13 | 1984-02-13 | アドレス変換制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60168251A true JPS60168251A (ja) | 1985-08-31 |
| JPH0552539B2 JPH0552539B2 (ja) | 1993-08-05 |
Family
ID=12163490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025353A Granted JPS60168251A (ja) | 1984-02-13 | 1984-02-13 | アドレス変換制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60168251A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222344A (ja) * | 1986-03-25 | 1987-09-30 | Hitachi Ltd | アドレス変換機構 |
| JPH01196643A (ja) * | 1988-02-01 | 1989-08-08 | Fujitsu Ltd | アドレス変換方式 |
| JPH01197857A (ja) * | 1988-02-02 | 1989-08-09 | Nec Corp | アドレス変換回路 |
| JPH03175548A (ja) * | 1989-12-04 | 1991-07-30 | Fujitsu Ltd | マイクロプロセッサ及びアドレス制御方式 |
| JPH0594370A (ja) * | 1991-04-25 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | コンピユータメモリシステム及び仮想メモリアドレツシング区分方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727348A (en) * | 1980-07-24 | 1982-02-13 | Fujitsu Ltd | Address converter |
-
1984
- 1984-02-13 JP JP59025353A patent/JPS60168251A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727348A (en) * | 1980-07-24 | 1982-02-13 | Fujitsu Ltd | Address converter |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222344A (ja) * | 1986-03-25 | 1987-09-30 | Hitachi Ltd | アドレス変換機構 |
| JPH01196643A (ja) * | 1988-02-01 | 1989-08-08 | Fujitsu Ltd | アドレス変換方式 |
| JPH01197857A (ja) * | 1988-02-02 | 1989-08-09 | Nec Corp | アドレス変換回路 |
| JPH03175548A (ja) * | 1989-12-04 | 1991-07-30 | Fujitsu Ltd | マイクロプロセッサ及びアドレス制御方式 |
| JPH0594370A (ja) * | 1991-04-25 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | コンピユータメモリシステム及び仮想メモリアドレツシング区分方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0552539B2 (ja) | 1993-08-05 |
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