JPH01197857A - アドレス変換回路 - Google Patents
アドレス変換回路Info
- Publication number
- JPH01197857A JPH01197857A JP63023376A JP2337688A JPH01197857A JP H01197857 A JPH01197857 A JP H01197857A JP 63023376 A JP63023376 A JP 63023376A JP 2337688 A JP2337688 A JP 2337688A JP H01197857 A JPH01197857 A JP H01197857A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 36
- 230000010365 information processing Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に主記憶内のアドレス
変換テーブルを用いて仮想アドレスから実アドレスへ変
換するアドレス変換回路に関する。
変換テーブルを用いて仮想アドレスから実アドレスへ変
換するアドレス変換回路に関する。
従来、情報処理装置においては、仮想アドレスから実ア
ドレスへの変換は、ＴＬＢを珀いる高速アドレス変換と
ＴＬＢミスした場合には主記憶内のアドレス変換テーブ
ルを索引しながら実アドレスを求めるアドレス変換の２
段階で行なわれている（例えば特公昭６０−２４４９１
号公報、特公昭６１−３６２６４号公報）。
ドレスへの変換は、ＴＬＢを珀いる高速アドレス変換と
ＴＬＢミスした場合には主記憶内のアドレス変換テーブ
ルを索引しながら実アドレスを求めるアドレス変換の２
段階で行なわれている（例えば特公昭６０−２４４９１
号公報、特公昭６１−３６２６４号公報）。
一方、ある種の情報処理装置では、キャッシュメモリが
オペランドキャッシュメモリと命令語キャッシュメモリ
とで構成されており、各々のキャッシュメモリ制御装置
には独立のＴＬＢを有していた。この情報処理装置にお
いて、ＴＬＢミスした場合のアドレス変換は１つの共有
のアドレス変換回路により行なわれていた。
オペランドキャッシュメモリと命令語キャッシュメモリ
とで構成されており、各々のキャッシュメモリ制御装置
には独立のＴＬＢを有していた。この情報処理装置にお
いて、ＴＬＢミスした場合のアドレス変換は１つの共有
のアドレス変換回路により行なわれていた。
［発明が解決しようとする問題点］
上述した従来のアドレス変換回路は、連続するアドレス
変換処理において仮想アドレスが同じ値であっても要求
元が違うときには同一仮想アドレスに対して変換処理を
行ない実アドレスを求めていた。また、従来のプログラ
ムの構造をみると同一ページ内に命令として扱われるデ
ータとオペランドとして扱われるデータが混在すること
が多く、オペランド、命令とで同一仮想アドレスに対し
て連続にアドレス変換することも多かった。それ故、従
来のアドレス変換回路は、上記同一仮想アドレスに対し
てアドレス変換処理を２度行なうため、処理時間が無駄
になるという欠点がある。
変換処理において仮想アドレスが同じ値であっても要求
元が違うときには同一仮想アドレスに対して変換処理を
行ない実アドレスを求めていた。また、従来のプログラ
ムの構造をみると同一ページ内に命令として扱われるデ
ータとオペランドとして扱われるデータが混在すること
が多く、オペランド、命令とで同一仮想アドレスに対し
て連続にアドレス変換することも多かった。それ故、従
来のアドレス変換回路は、上記同一仮想アドレスに対し
てアドレス変換処理を２度行なうため、処理時間が無駄
になるという欠点がある。
［問題点を解決するための手段］
本発明のアドレス変換回路は、現アドレス変換要求に対
する仮想アドレスを保持する第１のアドレス保持手段と
、前記アドレス変換要求よりひとつ前のアドレス変換要
求に対する仮想アドレスを保持する第２のアドレス保持
手段と、前記２つのアドレス保持手段の内容を比較する
手段と、該比較した結果、一致が検出された場合にひと
つ前のアドレス変換で求められた実アドレスを要求元へ
送るように制御する手段とを有している。
する仮想アドレスを保持する第１のアドレス保持手段と
、前記アドレス変換要求よりひとつ前のアドレス変換要
求に対する仮想アドレスを保持する第２のアドレス保持
手段と、前記２つのアドレス保持手段の内容を比較する
手段と、該比較した結果、一致が検出された場合にひと
つ前のアドレス変換で求められた実アドレスを要求元へ
送るように制御する手段とを有している。
したがって、アドレス変換時間の大幅な短縮を図ること
ができる。
ができる。
〔実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のアドレス変換装置の一実施例の構成図
、第２図はアドレス変換回路ｌと各々ＴＬＢを有してい
るオペランドキャッシュ制御回路３１と命令語キャッシ
ュ制御回路３２との関係を示す図である。
、第２図はアドレス変換回路ｌと各々ＴＬＢを有してい
るオペランドキャッシュ制御回路３１と命令語キャッシ
ュ制御回路３２との関係を示す図である。
アドレス変換回路ｌは、第２図に示されるように、オペ
ランドキャッシュ制御回路３１、命令語キャッシュ制御
回路３２がアドレス変換の要求元で、仮想アドレスレジ
スタ４．５と、アドレス変換処理により求められたペー
ジアドレス、制御フィールドがそれぞれ格納されるレジ
スタ７．８と、オペランド仮想アドレスまたは命令語仮
想アドレス・１２．１３を選択し、その出力を仮想アド
レスレジスタ４に格納するアドレス選択回路３と、仮想
アドレスレジスタ４の内容と仮想アドレスレジスタ５の
内容を比較するアドレス比較器６と、オペランドキャッ
シュ制御回路３１、命令語キャッシュ制御回路３２から
のオペランドアドレス変換要求ｌＯもしくは命令語アド
レス変換要求１１によりアドレス変換処理を行なうとと
もに、アドレス選択回路３、アドレス比較器６を制御す
るアドレス変換制御回路２で構成されている。
ランドキャッシュ制御回路３１、命令語キャッシュ制御
回路３２がアドレス変換の要求元で、仮想アドレスレジ
スタ４．５と、アドレス変換処理により求められたペー
ジアドレス、制御フィールドがそれぞれ格納されるレジ
スタ７．８と、オペランド仮想アドレスまたは命令語仮
想アドレス・１２．１３を選択し、その出力を仮想アド
レスレジスタ４に格納するアドレス選択回路３と、仮想
アドレスレジスタ４の内容と仮想アドレスレジスタ５の
内容を比較するアドレス比較器６と、オペランドキャッ
シュ制御回路３１、命令語キャッシュ制御回路３２から
のオペランドアドレス変換要求ｌＯもしくは命令語アド
レス変換要求１１によりアドレス変換処理を行なうとと
もに、アドレス選択回路３、アドレス比較器６を制御す
るアドレス変換制御回路２で構成されている。
次に、本実施例の動作を説明する。
オペランドアドレス変換要求ｌＯもしくは命令語アドレ
ス変換要求１１がオペランドキャッシュ制御回路３１も
しくは命令語キャッシュ制御回路３２からアドレス変換
回路ｌに通知される。同時にオペランド仮想アドレス１
２もしくは命令語仮想アドレス１３がアドレス変換回路
１に送られてくる。アドレス変換制御回路２は、制御信
号線２０でアドレス選択回路３を制御し、オペランド仮
想アドレス１２か命令語仮想アドレス１３を選択し、仮
想アドレスレジスタ４に格納する。格納後は次の仮想ア
ドレスを格納するまで保持する。アドレス変換処理後、
求められたページアドレスはレジスタ７に格納し、制御
フィールドはレジスタ８に格納され、次のアドレス変換
処理のページアドレス、制御フィールドが求まるまで保
持される。また、要求元に対してアドレス変換制御回路
２はページアドレスおよび制御フィールドを受は取るよ
うに受取要求をオペランドキャッシュ制御受取要求線１
４もしくは命令語キャッシュ制御受取要求線１５を通し
て送り、アドレス１６、データ１７を送る。仮想アドレ
スは、仮想アドレスレジスタ４から仮想アドレスレジス
タ５へ格納される。
ス変換要求１１がオペランドキャッシュ制御回路３１も
しくは命令語キャッシュ制御回路３２からアドレス変換
回路ｌに通知される。同時にオペランド仮想アドレス１
２もしくは命令語仮想アドレス１３がアドレス変換回路
１に送られてくる。アドレス変換制御回路２は、制御信
号線２０でアドレス選択回路３を制御し、オペランド仮
想アドレス１２か命令語仮想アドレス１３を選択し、仮
想アドレスレジスタ４に格納する。格納後は次の仮想ア
ドレスを格納するまで保持する。アドレス変換処理後、
求められたページアドレスはレジスタ７に格納し、制御
フィールドはレジスタ８に格納され、次のアドレス変換
処理のページアドレス、制御フィールドが求まるまで保
持される。また、要求元に対してアドレス変換制御回路
２はページアドレスおよび制御フィールドを受は取るよ
うに受取要求をオペランドキャッシュ制御受取要求線１
４もしくは命令語キャッシュ制御受取要求線１５を通し
て送り、アドレス１６、データ１７を送る。仮想アドレ
スは、仮想アドレスレジスタ４から仮想アドレスレジス
タ５へ格納される。
次のアドレス変換要求がオペランドアドレス変換要求ｌ
Ｏもしくは命令語アドレス変換要求１１でアドレス変換
回路１に通知されると、同時にオペランド仮想アドレス
１２もしくは命令仮想アドレス１３がアドレス変換回路
１に送られてくる。上述したようにアドレス変換制御回
路２は制御信号線２０でアドレス選択回路３を制御しオ
ペランド仮想アドレス１２か命令語仮想アドレス１３を
選択し、仮想アドレスレジスタ３に格納する。仮想アド
レス格納後、仮想アドレスレジスタ４と仮想アドレスレ
ジスタ５を制御信号線２１が”ｌ“のときアドレス比較
器６で比較する。仮想アドレスを比較した結果、不一致
が検出された場合は、アドレス一致信号線２２でアドレ
ス変換制御回路２へ通知される。アドレス変換制御回路
２は不一致が通知されると、通常のアドレス変換処理を
開始する。しかし仮想アドレス一致が検出されると通常
のアドレス変換処理を中止する。アドレス変換制御回路
２は仮想アドレス一致を検出すると、要求元に対してペ
ージアドレスおよび制御フィールドを受取るように受取
要求をオペランドキャッシュ制御受取要求線１４もしく
は命令語キャッシュ制御受取要求線１５を通して送る。
Ｏもしくは命令語アドレス変換要求１１でアドレス変換
回路１に通知されると、同時にオペランド仮想アドレス
１２もしくは命令仮想アドレス１３がアドレス変換回路
１に送られてくる。上述したようにアドレス変換制御回
路２は制御信号線２０でアドレス選択回路３を制御しオ
ペランド仮想アドレス１２か命令語仮想アドレス１３を
選択し、仮想アドレスレジスタ３に格納する。仮想アド
レス格納後、仮想アドレスレジスタ４と仮想アドレスレ
ジスタ５を制御信号線２１が”ｌ“のときアドレス比較
器６で比較する。仮想アドレスを比較した結果、不一致
が検出された場合は、アドレス一致信号線２２でアドレ
ス変換制御回路２へ通知される。アドレス変換制御回路
２は不一致が通知されると、通常のアドレス変換処理を
開始する。しかし仮想アドレス一致が検出されると通常
のアドレス変換処理を中止する。アドレス変換制御回路
２は仮想アドレス一致を検出すると、要求元に対してペ
ージアドレスおよび制御フィールドを受取るように受取
要求をオペランドキャッシュ制御受取要求線１４もしく
は命令語キャッシュ制御受取要求線１５を通して送る。
同時にひとつ前のアドレス変換で求められたページアド
レス、制御フィールドがアドレス線１６、データ線１７
で要求元へ送られる。
レス、制御フィールドがアドレス線１６、データ線１７
で要求元へ送られる。
このように現アドレス変換要求の仮想アドレスとひとつ
前のアドレス変換要求の仮想アドレスが同一の仮想アド
レスであれば、現アドレス変換処理を行なわずに、ひと
つ前のアドレス変換により求められたページアドレス、
制御フィールドを使うことにより、アドレス変換処理時
間の大幅短縮を計ることができる。
前のアドレス変換要求の仮想アドレスが同一の仮想アド
レスであれば、現アドレス変換処理を行なわずに、ひと
つ前のアドレス変換により求められたページアドレス、
制御フィールドを使うことにより、アドレス変換処理時
間の大幅短縮を計ることができる。
以上説明したように本発明は、現アドレス変換要求の仮
想アドレスと、ひとつ前のアドレス変換要求の仮想アド
レスを比較し、比較結果が一致を検出した場合に、現ア
ドレス変換要求に対するアドレス変換処理を行なわず、
ひとつ前のアドレス変換で求めたページアドレス、制御
フィールドを要求元へ謙ることにより、アドレス変換処
理時間を短くする効果がある。
想アドレスと、ひとつ前のアドレス変換要求の仮想アド
レスを比較し、比較結果が一致を検出した場合に、現ア
ドレス変換要求に対するアドレス変換処理を行なわず、
ひとつ前のアドレス変換で求めたページアドレス、制御
フィールドを要求元へ謙ることにより、アドレス変換処
理時間を短くする効果がある。
第１図は本発明のアドレス変換回路の一実施例の構成図
、第２図はアドレス変換回路１と各々ＴＬＢを有してい
るオペランドキャッシュ制御回路３１と命令語キャッシ
ュ制御回路３２との関係を示す図である。 ｌ・・・・・・アドレス変換回路、 ２・・・・・・アドレス変換制御回路、３・・・・・・
アドレス選択回路、 ４・・・・・・仮想アドレスレジスタ、５・・・・・・
仮想アドレスレジスタ、６・・・・・・アドレス比較器
、 ７・・・・・・レジスタ、 ８・・・・・・レジスタ。
、第２図はアドレス変換回路１と各々ＴＬＢを有してい
るオペランドキャッシュ制御回路３１と命令語キャッシ
ュ制御回路３２との関係を示す図である。 ｌ・・・・・・アドレス変換回路、 ２・・・・・・アドレス変換制御回路、３・・・・・・
アドレス選択回路、 ４・・・・・・仮想アドレスレジスタ、５・・・・・・
仮想アドレスレジスタ、６・・・・・・アドレス比較器
、 ７・・・・・・レジスタ、 ８・・・・・・レジスタ。
Claims (1)
- 【特許請求の範囲】 主記憶内のアドレス変換テーブルを用いて仮想アドレ
スから実アドレスへ変換するアドレス変換回路において
、 現アドレス変換要求に対する仮想アドレスを保持する第
１のアドレス保持手段と、 前記アドレス変換要求よりひとつ前のアドレス変換要求
に対する仮想アドレスを保持する第２のアドレス保持手
段と、 前記２つのアドレス保持手段の内容を比較する手段と、 該比較した結果、一致が検出された場合にひとつ前のア
ドレス変換で求められた実アドレスを要求元へ送るよう
に制御する手段とを有することを特徴とするアドレス変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023376A JPH01197857A (ja) | 1988-02-02 | 1988-02-02 | アドレス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023376A JPH01197857A (ja) | 1988-02-02 | 1988-02-02 | アドレス変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01197857A true JPH01197857A (ja) | 1989-08-09 |
Family
ID=12108819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63023376A Pending JPH01197857A (ja) | 1988-02-02 | 1988-02-02 | アドレス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01197857A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60168251A (ja) * | 1984-02-13 | 1985-08-31 | Fujitsu Ltd | アドレス変換制御装置 |
-
1988
- 1988-02-02 JP JP63023376A patent/JPH01197857A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60168251A (ja) * | 1984-02-13 | 1985-08-31 | Fujitsu Ltd | アドレス変換制御装置 |
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