JPS60173576A - パルス形成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、例えばキャプテンシステム、テレビジョン文
字多重放送等において三相スムージングをするだめの、
いわゆるスムージングノ’ｅルス及びドツトクロックを
得るのに用いて好適なパルス形成回路に関する。

背景技術とその問題点 電話回線を利用して、あるいはテレビジョン放送の垂直
ブランキング期間を利用してニュース、天気予報、お知
らせなどの情報を伝送するシステムとして、キャプテン
システムやテレビジョン文字多重放送システムなどがあ
る。

これは、送信側では文字、数字あるいは記号などのキャ
ラクタをコード信号に変換して送信し、受′信側ではそ
のコード信号からもとのキャラクタを復号してテレビ受
像機の画面に表示′するものである０ 例えば、文字「Ａ」の場合には、送信側から文字ｒＡＪ
を示すコード信号″′４１′″（１６進値）が８ビツト
のパイナ”リコードにｉ換されて送信される。そして、
受信側では、このコード信号″４１”がキャラクタメモ
リ（キャラクタジェネレータ）に供給されて文字ｒＡＪ
のパターンとなる輝度信号が形成され、従って、受像機
の画面に文字ｒＡＪが表示される。

そして、この場合、実際には表示されるキャラクタを見
やすくするため、スムージングが行われている。

すなわち、、第１図はキャラクタメモリに書き込まれて
いる文字ｒＡＪの原パターンの一例を模型的に示すもの
・で、この原パターンは例えば５×７ドツトのドツトマ
トリックスによシ構成されている。

また、第２図は受像機の画面に表示された文字ｒＡＪを
示す。ただし、スムージングは行われていない。そして
、Ｌ１〜Ｌ１４は走査線を示し、破線図示の走査線Ｌ２
ｍ＋１は奇数フィールド期間に形成され、実線図示の走
査線Ｌ２ｍ＋２は偶数フィールド期間に形成される。ま
た、Ｄｕは基本となる大きさのドツト（輝点）を示し、
キャラクタメモリの出力（第１図）が奇数フィールド期
間及び偶数フィールド期間の両方に使用されるので、図
のような表示ノ４’ターンと々る。

これに対して、スムージングが行われたときには、文字
ｒＡＪは第３図のよ２に表示され、本来のドラ）　Ｄｕ
の１／２の幅のハーフドツトＤｈが付加される。従って
、第２図のスムージング前の文字ｒＡＪに比べて滑らか
になシ、見やすくなる。

そして、このスムージングを行うとき、単位ドツトＤｕ
に対するハーフドラ）　Ｄｈの組み合わせは、基本的に
第４図に示す２通シだけであシ、全てのキャラクタにつ
いて第４図に示す組み合わせでハーフドツトＤｈが付加
される。

ところが、このようにハーフトッドＤｈを付加してスム
ージングを行ういわゆる二相スムージングの場合には、
原パターンが例えば第５図に示すようなキャラクタのと
き、その表示パターンは第６図に示すようになシ、文字
ｒＶＪのように斜線部分が急なときには、滑らか濱が必
ずしも十分でなかつたシ、記号「／」のように斜線部分
では、視覚上、必要以上に太くなったシ、あるいは記号
「。」のように単位ドラ）　Ｄｕに対応する非ドツト部
分がハーフドツトＤｈによシ埋められてしまった）する
。

そこで、本出願人は先に三相ス、２・−ジングを提案し
た。三相スムージングは、例えば第７図に示すように単
位ドツトＤｕの１／３の幅の小ドツトを付加あるいは削
除してスムージングを行なうものである。

との三相スムージングについて以下詳細に説明する。

第８図は、三相スムージングにおいて、単位ドラ）　Ｄ
ｕに対して小ドツトＤＢを付加あるいは削除するときの
基本的な組合せを示し、第９図は小ドッ）　Ｄｓを付加
あるいは削除してはならないときの単位ドラ）　Ｄｕの
基本的な組合せである。

従って、ある輝度に小ドツトＤｉを付加（あるいは削除
）するか否かを判断をするためには、奇数フィールド期
間のときには、現在表示している行のデータ（原）９タ
ーンの行のデータ）と、１つ上（５） の行のデータとが使用され、偶数フィールド期間のとき
には、現在表示している行のデータと、１つ下の行のデ
ータが使用される。

第８図からも明らかなように、小ドツトＤｓにも単位ド
ツト区間の前１／３の区間に位置する小ドッ）　Ｄｆと
、後１／３の区間に位置する小ドッ）Ｄｂとがある。

そこで、ドツトＤｆを「前小ドツト」、ドツトＤｂを「
後小ドツト」と呼ぶととにして、これら前小ドツトＤｆ
及び径小ドラ）　Ｄｂの付加あるいは削除する条件をめ
ると、次のようになる。すなわち、例えば第１０図及び
第１１図に示すように、ｔｎ：前小ドッ）　Ｄｆまたは
径小ドラ）　Ｄｂが付加または削除される時刻を、単位
ドツトごとに換算した時刻 Ｄ：表示データ（現在表示している行のデータ）Ｒ：参
照データ（１つ上または下の行のデータ）とすると、 （１）前小ドツ）Ｄｆを付加する条件（第１０図Ａ）Ｒ
（ｔｎ−１）Ｒ（ｔｎ）・Ｄ（ｔｎ−ｔ）−１（６） （２）後小ドツトＤｂを付加する条件（第１１図Ａ）Ｒ
（ｔｎ）Ｒ（ｔｎ＋ｔ）Ｄ（ｔｎ＋１）＝　１（３）前
小ドツ）　Ｄｆを削除する条件（第１０図Ｂ）（４）径
小ドラ）　Ｄｂを削除する条件（第１１図Ｂ）Ｒ（ｔｎ
−１）　・Ｒ（ｔｎ）　’Ｒ（ｔｎ＋１）　”Ｄ（ｔｎ
−１）　・Ｄ（ｔｎ−Ｈ）＝１となる。結局、三相スム
ージングにおいては、条件（す〜（４）のどれかが成立
したときには、その条件の成立した前小ドツトＤｆまた
は径小ドラ）　Ｄｂについてその条件に対応して付加あ
るいは削除が行なわれる。

尚、第９図に示す単位ドラ）　Ｄｕの組合せのときには
、上述した条件（１）〜（４）は成立せず、小ドツ）Ｄ
ｓの付加あるいは削除は全く行なわれない。

第１２図は条件（１）〜（４）に従って三相スムージン
グを行なう回路例である。

即ち、αめは５×７ドツトのドツトマトリクスによる原
ノ４ターンのデータが書き込まれているキャラクタメモ
リで、第１２図においては、コード信号によ）文字ｒＡ
Ｊが指定されている場合のデータを模型的に示し、Ｏ印
をつけたドツトが′１”レベル、つけないドツトが１”
レベルである。

尚、表示時の行方向（水平方向）の字間スペースは１単
位ドツト分であシ、１キヤラクタは５×７ドツトの大き
さであるが、１キヤラクタあたシの表示領域は６×７ド
ツトの大きさとなる（列方向の字間スペースは考えない
）。

そして、水平同期ノ４ルスがカウンタに供給されて１水
平期間ごとに変化してメモリα力の行アドレスを指定す
る行アドレス信号ＬＡＤＲ８が形成されると共に、補助
アドレス信号５ＡＤＲ８が形成される。

この場合、補助アドレス信号５ＡＤＲ８は、第１３図Ｃ
に示すような信号である。すなわち、第１３図Ａはフレ
ームクロックＦＣＫを示し、同図ＢはドツトクロックＤ
ＣＫを示し、フレームクロックＦＣＫの１サイクル期間
Ｔｙが原パターンの１行を表示する期間に対応し、ドツ
トクロックＤＣＫの１サイクル期間Ｔｎが原ノＪ？ター
ンの１ドツトを表示する期間に対応する。そして、補助
アドレス信号５ＡＤＲ８（第・１３図Ｃ）は、奇数フィ
ールド期間における期間ＴＦの前半の期間Ｔｒには「−
１」となると共に、後半の期間Ｔｄには「０」となシ、
一方、偶数フィールド期間における期間Ｔ、の前半の期
間Ｔｒには「＋１」となると共に、後半の期間Ｔｄには
「０」となる。

そして、これらアドレス信号ＬＡＤＲ８、５ＡＤＲ８が
７９スライン（６）、α場を通じて加算回路α→に供給
され、その加算出力がメモリα力に行アドレスを指定す
る行アドレス信号として供給される。

従って、メモリα力に対して、期間ＴＦの後半の期間Ｔ
ｄには、現在表示している行のアドレスが指定され、そ
の前半の期間Ｔｒには、１つ上または下の行のアドレス
が指定されるので、第１３図りに示すように、期間ＴＦ
の前半の期間Ｔｒには参照データＲ（５ビツトの並列デ
ータ）がその５ビツトづつ同時に読み出され、その後半
の期間Ｔｄには表示データＤ（５ビツトの並列データ）
がその５ビツトづつ同時に読み出される。なお、この読
み出されたデータＲ，Ｄは、上述のようにそれぞれ５ビ
ツトの並列データであるが、字間スペースとなる加”レ
ベルのビットが付加され、データＲ，Ｄはそれぞれ（９
） ６ビツトの並列データとされる。

そして、この６ビツトの並列データが、１０ビツトの参
照データ用シフトレジスタ■υに並列に供給されると共
に、第１３図Ｅに示すように期間Ｔｒの終了時点にロー
ド・ぐルスＲＬＤがレジスタ０υに供給されて期間Ｔｒ
に得られている参照データがシフトレジスタ（２１）に
並列にロードされる。また、メモリα力からの６ビツト
の並列データが、７ビツトの表示データ用シフトレジス
タ（２２１に並列に供給されると共に、第１３図Ｆに示
すように期間Ｔｄの終了時点にロートノ４ルスＤＬＤが
レジスタ（２りに供給されて期間Ｔｄに得られている表
示データＤがシフトレジスタ（２）に並列にロードされ
る。

そして、シフトレジスタＣυ、　＋２２１にはドツトク
ロックＤＣＫがシフトクロックとして供給されてデータ
Ｒ，ＤはシフトレジスタＱυ、（２渇内を矢印で示すよ
うに直列にシフトされ、従って、シフトレジスタ（２Ｉ
）からは参照データＲ（ｔｎ＝１）＊Ｒ（ｔｎ）　、Ｒ
（ｔｎ＋１）が同時に（並列に）取シ出されると共に、
シフトレジスタ（２２１からは表示データＤ（ｔｎ−ｉ
　）　＋Ｄ（ｔｎ）　、Ｄ（Ｌｎ＋１　）が同（１０） 時に、かつ、参照データＲ（ｊｎ−１）〜Ｒ（ｔｎ＋１
）とも同時に取シ出される。

そして、とれら取シ出された参照データＲ及び表示デー
タＤが、論理回路Ｃ３０）に供給される。この論理回路
（３■は、上記条件（１）〜（４）にしたがって前小ド
ツ）　Ｄｆ及び径小ドツ）　Ｄｂの付加あるいは削除を
行うもので、この例においては、第１５図に示す真理値
表の論理演算を行うデコーダｏ慢、ｏａと、第１６図に
示す真理値表の論理演算を行うデコーダ０→、（ロ）と
、インバータ０１）〜■と、ナンド回路（イ）、（４Ｑ
と、オア回路α力、α→とによ多構成される。

またこの第１２図において、輪はパルス形成回路を示し
、このパルス形成回路−においては、ドツトクロックＤ
ＣＫ　（第１４図人に図示）の１サイクル期間ＴｄＯ前
１／３の期間に位置する信号（第１４図Ｂに図示）及び
後１／３の期間に位置する信号８２（第１４図Ｃに図示
）とが形成される。そして、信号Ｓ１は、前小ドツトＤ
ｆを付加するスムージングパルスＰｆとしてデコーダ０
→の０１端子に供給される。また、この信号Ｓ１がイン
バーターで反転され、前小ドツトＤｆを削除するスムー
ジング・ぐルス￥ｔ（第１４図ＤＫ図示）としてオア回
路６時に供給される。また、信号Ｓ２は、後小ドツトＤ
ｂを付加するスムージングパルスｐｂとしてデコーダ◇
カの０１端子に供給される。

また、この信号Ｓ２がインバ−タ０埠で反転され、径小
ドツ）　Ｄｂを削除するスムージングパルス−（第１４
図Ｅに図示）としてオア回路α力に供給される。

このノ４ルス形成回路輪は、例えば第１７図に示すよう
にＴフリツゾフロツゾΦ◇及びに）で構成される。

これらフリップフロッグ＋１５６及び６カは、その↑端
子に供給される信号の立下シでトリガされるようになさ
れている。端子競にはドツトクロックＤＣＫ（第１８図
人に図示）の３倍の周波数を有するクロックＣＬＫ　（
第１８図Ｂに図示）が供給され、このクロック信号ＣＬ
Ｋはフリップフロラ７’１１）の〒端子に供給される。

また、このフリップフロラｆ←ｐの出力端子Ｑに得られ
る信号はフリップフロラ７’Ｉのの〒端子に供給される
。さらに、フリップフロラ！に）及び働の出力端子Ｑに
得られる信号がアンド回路（財）に供給され、このアン
ド回路（財）の出力がフリップフロッグΦ◇及び６カの
リセット端子ＲＥＣＥＴに供給される。

従って、フリップフロッグ６埠の出力端子Ｑにはドツト
クロックＤＣＫ　（第１８図人に図示）の前１／３の期
間に位置する信号Ｓ１（第１８図Ｃに図示）が得られる
と共に、フリップフロッグ（２）の出力端子Ｑにはドツ
トクロックＤＣＫの後１／３の期間に位置する信号８２
（第１８図りに図示）が得られる・結局、第１２図にお
いて、ナンド回路■からは、上記条件（１）〜（４）に
したがって前小ドツトＤｆまたは後小ドツトＤｂが付加
あるいは削除された表示パターンの輝度信号Ｙが取ル出
される。そして、この輝度信号Ｙが、アンプ■を通じて
受像管ＱＯに供給される。

このように、三相スムージングによれば、単位ドツトＤ
ｕの１／／３の幅の小ドツトＤｆ　、Ｄｂを条件（１ド
４）にしたがって付加ちるいは削除しているので、キャ
ラクタは例えば第７図に示すように表示され、従って、
斜線部分が急であっても滑らかな表示となり１また、斜
線部分が視感上、太くなることも（１３） なく、さらに単位ドツトＤｕに対応する非ドツト部分が
埋められることもない。従って、表示されたキャラクタ
のパターンは、きわめて見やすくなる。

ところで、第１２図に示すスムージング回路において、
スムージングパルスＰｆ、Ｐｂ、￥ｆ、Ｌは、例えば第
１７図に示すような・やルス形成回路員よシ得られる信
号Ｓ　１　、Ｓ２及びこの信号Ｓｉ　、ｓ２をインバー
タθ罎、＠４で反転することで得ている。従って、非反
転、反転の出力に時間的位相差を生じる。また、ノクル
ス形成回路輪はドツトクロックＤＣＫの３倍の周波数の
クロックＣＬＫで動作されるもので、スムージングパル
スＰｆ、Ｐｂ、Ｐｆ、ＰｂとドツトクロックＤＣＫとに
時間的位相差を生じる。結局、とのように時間的位相差
が生じると、上述したようにスムージングのための条件
をダートで論理を組んでいるため、これにハデード（論
理出力がおかしくなること）等が発生しやすくなる。そ
のため、通常夫々の出力の時間的位相Ｏ脚整が必要とな
る。第１２図において、インバータ＠め及び（６）は時
間的位相を調整するだめのものである。

（１４） 発明の目的 本発明は斯る点に鑑みてなされたもので、例えば上述し
たよりな三相スムージング用の４種類のスムージングパ
ルスＰｆ、Ｐｂ、Ｐｆ、Ｐｂ　及ヒドットクロックＤＣ
Ｋを位相誤差なく同時に得ることができるノ４ルス形成
回路を提案せんとするものである。

発明の概要 本発明は上記目的を達成するために、１個のシフトレジ
スタよシ成シ、上記シフトレジスタｉ［１〜第４の）ｅ
ラレル入力端子、シリアル入力端子、クロック端子、ノ
臂うレルロード端子、第１〜第４の出力端子を有し、上
記第１及び第２の・ぐラレル入力端子は接地され、上記
第３及び第４の−やラレル入力端子並びにシリアル入力
端子は電源端子に接続され、上記第４７）出力端子は上
記パラレルロード端子に接続され、上記クロック端子に
基準クロックの３倍の周波数のクロックが供給され、上
記第１の出力端子よシ上記基準クロックの１サイクル期
間の後２／３に位置する・９ルスが得られ、上記第２の
出力端子よシ上記基準クロックの１サイクル期間の後１
／３に位置するパルスが得られ、上記第３の出力端子よ
シ上記基準クロックの１サイクル期間の前１／３に位置
する・母ルスが得られ、上記第４の出力端子より上記基
準クロックの１サイクル期間の前２／／３に位置するパ
ルスが得られるようにしたものである。

このように構成するととにより、例えばクロック端子に
ドツトクロックの３倍の周波数のクロックが供給されれ
ば、三相スムージング用の４種類のスムージングパルス
及びドツトクロックを位相差なく同時に得ることができ
る。

実施例 以下、第１９図を参照しながら、本発明によるパルス形
成回路が三相スムージング用のスムージングノ４ルスを
形成するのに使用された例につき説明しよう。

同図において、勾は４ビツトのシフトレジスタを示し、
Ａ、Ｂ、Ｃ，Ｄはノｊラレル入力端子である。Ａ及びＢ
端子は夫々接地され、Ｃ及びＤ端子は夫々正の直流電圧
＋ｖｃｃが供給される電源端子０◇に接続される。また
、ＳＩはシリアル入力端子を示し、この端子ＳＩは電源
端子６ｇに接続される。また、Ｌは・母うレルロード端
子を示し、この端子１に供給される信号の立上シで端子
Ａ、Ｂ、Ｃ，Ｄ７）入力データがロードされる。また、
ＣＫはクロック端子を示し、との端子ＣＫに端子■よシ
、上述したドツトクロックＤＣＫ　（第２０図Ｆに図示
）の３倍の周波数のクロックＣＬＫ　（第２０図Ａに図
示）が供給される。また、　□ＱＡ、ＱＢ−ＱＣ−ＱＤ
は夫々端子であり１出力端子Ｑｎに得られる信号は端子
りに供給される。

本例は以上のように構成され、出力端子Ｑ　Ａ　＊　Ｑ
　Ｂ　ＩＱｃ及びＱｎには、第２０図Ｂ、Ｃρ及びＥに
示すように、ドツトクロックＤＣＫ　（第２０図Ｆに図
示）の１サイクル期間ＴＤＯ後杓、後１／３、前１／３
及び前２／３に位置するノ’？ルスが得られる。これら
は、第１４図に示すように正に三相スムージング用の前
小ドツ）　Ｄｆ　’ｉｌｌ除するスムージングパルス可
、径小ドッ）Ｄｂヲ付加するスムージングパルスＰｂ、
前小ドツトＤｆヲ付加するスムージングパルスＰｆ及び
径小ドッ）　Ｄｂを削除するスムージングパルスルスｂ
である。尚、（１７） 出力端子Ｑｃ及びＱｎに得られる信号（Ｐｆ及び几）は
ドツトクロックＤＣＫ　（第２０図Ｆに図示）と立□イ
シが等しく、これらの信号をドツトクロックＤＣＫとし
て用いることができる。

このように本例によれば、三相スムージング用の４種類
のスムージングパルスＰｆ、Ｐｂ、Ｐらｐｂ及びドツト
クロックＤＣＫを同一クロックよシ同時に、つまシ位相
差なく得ることができる。従って、本例で得うれるスム
ージングノ４ルス及びドツトクロックを、例えば第１２
図に示すようなスムージング回路において用いれば、ハ
ザード等は起こシ得ず、よって位相差の調整も不要とな
る。

発明の効果 以上述べた実施例からも明らかなように、本発明による
ノ４ルス形成回路によれば、１個のシフトレジスタよシ
成シ、上記シフトレジスタは第１〜第４のノクラレル入
力端子、シリアル入力端子、クロック端子、ｚ母２レル
ロード端子、第１〜第４の出力端子を有し、上記第１及
び第２の・やラレル入力端子は接地され、上記第３及び
第４のノ４ラレル（１８） 入力端子並びにシリアル入力端子は電源端子に接続され
、上記第４の出力端子は上記パラレルロード端子に接続
され、上記クロック端子に基準クロックの３倍の周波数
のクロックが供給され、上記第１の出力端子よシ上記基
準クロックの１サイクル期間の後Ｖ３に位置する・Ｐル
スが得られ、上記第２の出力端子よシ上記基準クロック
の１サイクル期間の後１／３に位置するパルスが得られ
、上記第３の出力端子よシ上記基準りｐツクの１サイク
ル期間の前１／／Ｓに位置する・マルスが得られ、上記
第４の出力端子より上記基準クロックの１サイクル期間
の前ηに位置する・やルスが得られるようにしたもので
ある。従って、例えばクロック端子にドツトクロックの
３倍の周波数のクロックが供給されれば、三相スムージ
ング用の４種類のノ４ルス及びドツトクロックを位相差
なく同時に得ることができる。

【図面の簡単な説明】

第１図〜第１１図、第１３図〜第１６図は夫々スムージ
ングを説明するだめの線図、第１２図は三相スムージン
グをするための回路を示す構成図、第１７図は第１２図
例における・リス形成回路の例を示す接続図、第１８図
はその説明に供する線図、第１９図は本発明による・マ
ルス形成回路の一実施例を示す構成図１第２０図はその
説明に供する線図である。 鉾はシフトレノスタである。 メパ′・ 代理人　伊藤　貞’、、”　、”ｉ’；：第１図　第２
図 げＩノ 第４図 −−−−−−（＝１−−−　−−−（ −［＝１［＝＝＝コー　−［二□二 第３図 特開昭ＧＯ−１７３５７６（１０） 第１７図 第１８図 特開昭ＧＯ−１７３５７６（１１） 第１９図 第２０図 拒９算 Ａ（ＣＬＫ）　＋　１　ｌ　ｌ　１１　：　ｌ　、　’
、　＋。 ８・４璽Ｈｌ　＋　ｊ　、　＋　ｌ霞：１　ｉ　ｌ　ｉ
　ｉ　°　ｉ　１１　ｉ　１［（、Ｐ、、）　’　：　
”　’　、　：　、　ｉ：！１ｌｌｌｌｉ１

Claims (1)

【特許請求の範囲】
1. １個のシフトレジスタよシ成り、上記シフトレジスタは
   第１〜第４のノやラレル入力端子、シリアル入力端子、
   クロック端子、ノ’ｌ？ラレルロード端子、第１〜第４
   の出力端子を有し、上記第１及び第２のパラレル入力端
   子は接地され、上記第３及び第４のｚｆ　９レル入力端
   子並びにシリアル入力端子は電源端子に接続され、上記
   第４の出力端子は上記ノＪ？ラレルロード端子に接続さ
   れ、上記クロック端子に基準クロックの３倍の周波数の
   クロックが供給され、上記第１の出力端子よシ上記基準
   クロックの１サイクル期間の後杓に位置する・母ルスが
   得られ、上記第２の出力端子よシ上記基準クロックの１
   サイクル期間の後１／／３に位置するパルスが得られ、
   上記第３の出力端子よシ上記基準クロックの１サイクル
   期間の前１／３に位置するパルスが得られ、上記第４の
   出力端子よシ上記基準クロックの１サイクル期間の前２
   ／３に位置するパルスが得られるようにしたことを特徴
   とするｔ４ルス形成回路。