JPS6175385A - 表示制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は１画像メモリに格納された画像データを滑らか
に水平方向に移動させながら表示可能な表示制御回路に
関する。

〔発明の技術的背景とその問題点〕

文字多重放送などのように１画像メモリに書き込まれた
画像データを読み出して、それをＣＲＴ等に表示するシ
ステムにおいては、画像メモリから上記画像データを読
み出すために画像メモリに対して表示用アドレスを与え
なければならない。この表示用アドレスは通常表示画面
の横方向のアドレスと縦方向のアドレスで構成される。

ところで、文字多重放送の表示画面は、第１図に示すよ
うに横方向に２４８ドツト、縦方向に２０４ドツトで構
成されているため、縦、横方向とも８ビツトのアドレス
カウンタが必要となる。そして縦方向のアドレス（以下
Ｘアドレスという）を与えるＸアドレスカウンタには、
１水平周期単位の信号がクロックパルスとして入力され
、横方向のアドレス（以下Ｘアドレスという）を与える
Ｘアドレスカクノタには表示のドツトクロック（８１５
ｆｇｃ　、　ｆｓｃ　：色副搬送波周波数）がクロック
パルスとして入力される。

壕だ１画像データは通常８ビット単位で処理されるため
、　Ｉｇ　Ｌ’ｌ：メモリにはＸアドレスカウンメの下
位３ビツトを除いた上位５ビツトに対応した重列アドレ
スが与えられる。また、Ｆ位３ビットはデコードされて
８ビット単位内の各種制御信号として利用される。

次に、上戸己Ｙ及び重列アドレスにより読み出さ才また
画像データがどのようにしてＣＲＴ上に表示さｎるかに
ついて、第２図を用いて説明する。第３図はその動作を
示すタイミングチャートである。

まず、重列アドレスが第３図すに示す様に０．１゜２、
・・・といった順に両１象メモＩＪＣ３１）Ｋ与えられ
る。

このとき、同時に、Ｘアドレスカウンタ（１図示せず）
からＸアドレスも供給される。そして、そのＹ及び重列
アドレスに対応する画像データ（第３図ｅ）が８ピット
単位で画像メモリＯυよυ出力される。この８ビツトの
パラレル画像データは８１５ｆ３ｃの周波数であるクロ
ックパルスＣＰ（第３図ａ）を計数するＸアドレスカウ
ンタＣ３３の下位３ビツトをジスタ（２）Ｋロードされ
、８ビツトのパラレル画像データはシリアル画像データ
としてシフトレジスタ（２）よシ出力される。また、こ
のシリアル画像データは第３図ｄ及び７４４図ａに示す
ように、２４８ドツトの表示領域のみＨレベルとなる水
平表示期間信号ＨＤ８Ｂによりアンドゲート（ト）にて
ゲートされ、不必要な表示領域のデータは全てＯレベル
として出力される。

ところで１文字長重放送の表示モードの一つに一行横ス
クロール表示がある。これは１文字及び図形をテレビジ
ョン放送の映像に重ねて画面上布から左へ移動する表示
モードである。この横スクロール米示會実現する従来の
表示制御回路を第２図を嘲いて説明する。国はＸアドレ
スカウンタＧのにプリ七ッ卜すべき値を格納しておく８
ビツトのＸアドレスレジスタであり、その飴けＣＰＵの
データバスを通して与えられる。また、信号ＨＬＤ　１
はＸアドレスレジスタ０６）の値をＸアドレスカウンタ
０２に初期設定するためのロードパルスで１水平周期単
位の信号である。次に、第５図に示すタイミングチャー
トを参照して横スクロールの動作を説明する。

まず、Ｘアビ２フフ９１フ国にＸアドレス″’ｏｏｏｏ
ｏｏｏｏ”をセットし、ＨＬＤｌ（第５図ｂ）によって
Ｘアドレスカウンタ０７Ｊに上記Ｘアドレスをロードす
る。このＸアドレスはＣＰ（第５図ａ）によってカウン
トアツプするとともに、上位５ピツト”ｏｏｏｏｏ”（
１０進数で”０′″）を重列アドレス（第５図ｄｌ）と
して画像メモリに与える。また、デコーダ鰻では、上記
Ｘアドレスの下位３ビツトをデコードして１画像メモリ
Ｇυから供給される画像データをシフトレジスタ（至）
にロードするためのラッチパルスＰＬＰ（ｇ　５図ｅｌ
）を出力する。ＨＬＤｌよりも８ＣＰ後に出力されるＰ
ＬＰによってシフトレジスタ（ロ）には８ビット単位の
画像データがロードされる。この画像データはｓＣＰに
よってθビット目。

１ビット目、・−・の順に出力され（第５図ｆ１）、Ｈ
信号発生部Ｃ３７）からのＨＤＳｇ　（第５図ｆｌ）で
ゲートされ表示される。

次に、左に１ビツトスクロールして表示する場合を説明
する。このときは、まずＸアドレスレジスタ（至）Ｋ″
ＸＸアドレス００００００１’をセットする。従ッテ、
ラッチパｋ　ｘ　ＰＬＰ　（第５図０２）はＨＬＤｌ（
第５図ｂ）よりも７ＣＰ後に出力されスクロールしない
ときよりＩＣＰ分早く画像メモリＧυから画像データを
シフトレジスタＣ３４１Ｋ読み出す。しかし。

出力される画像データ（第５図ｆ２）はＨＤＳＦｉ　（
第５図Ｃ）によってゲートされるので、最終的には１ビ
ツト左にスクロールした表示となる。以下。

Ｘアドレスレジスタ（ト）ＫＸアドレスとして夫々″’
００００００１０″、　”００００００１１″をセット
し、左に２ピツト又は３ビツトスクロール表示させたと
きのタイミンクを第５図ｄ３〜ｆ３．　ｄ４〜ｆ４に示
す。

なお、上述した構スクロール表示を行なわないときは、
常にＸアドレスとしてｏｏｏｏｏｏｏｏ”をＸアドレス
レジスタ国にセットしておけばよい。

以上説明したように、拘スクロール我示を行なう場合に
べ、ＸアドレスレジスタＣ３６）にセットすべき値を、
１５１えば１フイールド毎にインクリメントしていく。

それに対応して１画像データが右から左へ１フイールド
に１ピツトずつ移動するように表示される。

しかし、上述した従来の表示制御回路においては、横ス
クロール処理をする際には、Ｘアドレスレジスタ員）に
セットするＸアドレスによっては。

画像メモリに対する充分なアクセス時間（以下セクトア
ップ時間という）がとれない場合が発生する。

即ち、Ｘアドレス″０００００１１０”をＸアドレスレ
ジスタ（ト）にセットして左へ６ピツトシフトして表示
する場合、単列アドレス（第５図ｄ５）が′Ｏ”となっ
ている期間Ｔ１が０画像メモ＋７　／３υに対するセッ
トアツプ時間よりも短かいため、単列アドレス”０″に
対応した正しい画像データは、シフトレジスタ（財）に
は供給されない。さらに、Ｘアドレス＠０００００１１
１′′をＸアドレスレジスタ泗にセットして、左へ７ビ
ツトシフトして表示する場合も、単列アドレス（第５図
ｄ５）が”Ｏ′となっている期間Ｔ、はさらに短かくな
り、同様なπ態が生ずる。上述した様に、正しい画像デ
ータが読み出されないので、正しく読み出された画像デ
ータとの整合がとれず、視覚上見づらい表示となってし
まう。まだ、上記のセットアツプ時間の不足は、６ビツ
ト又は７ビツト移動して表示する場合のみならず、Ｘア
ドレスレジスタにセットするＸアドレスの下位３ビツト
が＠１１０”、′１１１″のときである１４ビツト、１
５ビツト、２２ビツト、２３ビツト、・・・移動して表
示する場合、即ち８ピツト周期で発生するので、視覚上
重大な障害となっていた。

〔発明の目的〕

本発明の目的は１画像メモリに格納された画像データを
、水平方向に移動して表示する横スクロール表示におい
ても滑らかな表示が可能な表示制御回路を提供すること
にある。

〔発明の概要〕 この発明では１画像メモリに格納された画像データを読
み出すべきアドレスを、スクロールアドレスカウンタが
初期設定された先頭アドレスから順次変更して供給する
際、このスクロールカウンタに初期設定する先頭アドレ
スを表示すべき先頭の画像データが格納されているアド
レスより少なくとも１単位前のアドレスを先頭アドレス
として設定し、スクロールによって先頭アドレスが変化
しても充分なセクトアップ期間を画１象メモリに与える
ことＫよって上記目的を達成している。

〔発明の実施例〕

以下、図面を参照して本発明の表示制御回路に係る一実
施例について説明する。なお、第２図と同一機能を有す
る部品には同一番号を付して説明を省略する。

第６図に示す一実施例において、０υは表示すべき画像
データが格納された画像メモリ、　ｉ３ａは上記画像メ
モリ（３１）に対し画像データを読み出すべきアドレス
を与えるＸアドレスカウンタ、鰻は上記Ｘアドレスカウ
ンタＧ邊の下位３ビツトをデコードして画像データをラ
ッチするパターンラッチパルスＰＬＰを発生するデコー
ダ、関は上記画像メモリより読み出された８ピツト単位
の並列画像データを直列画像データに変換するシフトレ
ジスタ、□□□は上記シフトレジスタから出力される直
列画家データを水平表示期間信号ＨＤＳＥによってゲー
ト出力するアンドゲート、■は上記Ｘアドレスカウンタ
Ｃ２の初期設定値を保持して訃ぐＸアドレスレジスタで
ある。さらに、σηは上記Ｘアドレスレジスタ（２）の
値をＸアドレスカウンタ（３のに初期設定するだめのロ
ードパルスＨＬＤＩ　、　ＨＬＤ２及び上記水平表示期
間信号ＨＤＳＢを出力するＨ信号発生部であシ。

σのは上記Ｈ信号発生部よシ出力されるＨＬＤ　１　、
　ＨＬＤ２ｔ−横スクロールモードか否かくよって選−
択に切シ換えて、ＸアドレスカウンタＣ３３に供給する
スイッチである。

ここで１本実施例の特徴をなす２種類のロードパルスＨ
ＬＤＩ、　ＨＬＤ２について帛７図のタイムチャートを
、会照して説明する。　ＨＬＤＩ　（第７図ｂ１　）は
第５図すに示すＨＬＤＩと同じロード−くルスであり。

一方、　ＨＬＤ２　（第７図ｂ２）は、上記ＨＬＤ　１
より８ＣＩ）分前に出力されるロートノ（ルスである。

そして、横スクロール表示をしないときには、スクロー
ル信号ＳＣ几によりてスイッチσ＆がＨＬＤｌをロード
パルスＩ−ＩＬ　ＤとしてＸアドレスカウンタＩ３２に
供給し、横スクロールするときには、ＨＬＤ２をｅｌ−
１”パルスＨＬＤとしてＸアドレスカウンタＧ２に供給
する。

ここで、横スクロール表示を行なわないときにｉｄ：、
上記スイッチσ＆によって選択されだＨｌ、ＤＩ（第７
［ｄｌ）１）のタイミングでＸアドレスカウンタ（，５
つにＸアドレスカウンタ関の値がロードされる。

このとき、上述した如くＸアドレスレジスタ（支））に
”　ｏｏｏｏｏｏｏｏ″なる（直をセットしてさけば、
ＨＤＳＢ（７８７図Ｃ）の立上りから順次Ｏビット目、
１ビット目、・・・のｉｉ＋ｉ像データがアンドゲート
（ハ）から出力される。

仄に、横スクロール表示を行なう場合について、第７図
のタイムチャートを参照して説明する。上記の如く、横
スクロール表示の際には、スクロール信号ＳＣＲによっ
てスイッチσ＆からはＨＬＤ２　（第７図ｂ２）が選択
出力されて、ＸアドレスカウンタＧ２に供鉗される。

まず、初期状態においては、Ｘアドレスレジスタ国にＸ
アドレス＠１１１１１０００”をセットし、ＨＬＤＩ（
第７図ｂｌ）より８ＣＰ分前に出力される）ＩＬＤ２（
第７図ｂ２）によってＸアドレスカウンタ報に上記Ｘア
ドレスをロードする。このＸアドレスはｃｐ（ｇ７図ａ
）によってカウントアツプするとともに。

上位５ビツト＠１１１１１’　（１０進数で”３１″）
を単列アドレス（第７図ｄｉ）として画像メモリ０１）
に与える。

上記ＸアドレスはＣＰによってカウントアツプし。

ＨＬＤ２（第７図ｂ２　）　ノ立上りから３ＣＰ　（第
７図ａ）後のタイミング、即ちＨＬＤＩ　（第７図ｂ１
）の立上シのタイミングで”ｏｏｏｏｏｏｏｏ″になる
。同時に、デコーダ關から出力されるラッチパルスＰＬ
Ｐ　（第７図ｅｌ）によってシフトレジスタΩυには８
ピット単便の準列アドレス”３１“に対応する画像デー
タがロードされる。その後、ＣＰによってＸアドレスが
カウントアツプするとともに、シフトレジスタ（ロ）か
ら画像データが出力されるが、Ｈ侶号発生部σηからの
ＨＤＳＥ　（第７図Ｃ）でゲートされるのでアンドゲー
トＯりからは出力されない。その後、ラッチパルスＰＬ
Ｐによって８ビット単位の単列アドレス“０”に対応す
る画像データがシフトレジスタＣ３４１にロードされ、
ＣＰＫよって０ビット目、１ビツト目。

・・・の１石に出力される（第７図ｆｌ）。

次に、左に１ビツトスクロールして表示する場合を説明
する。このとき、Ｘアドレスレジスタ例にＸアドレス”
１１１１１００１’をセットする。従って。

ＨＬＤ２　（第７図ｂ２）よりも７０Ｐ後にＸアドレス
は”ｏｏｏｏｏｏｏｏ″になると同時に、ラッチパルス
ＰＬＰ（第７図ｅ２）は出力され、スクロールしないと
きよりＩＣＰ分早く両１゛タメモリ０υから単列アドレ
ス＠３１”に対応する画像データをシフトレジスタＧ９
に読み出す。その後、ＣＰによってＸアドレスがカウン
トアツプするとともに、シフトレジスタ（２）から画が
データ（第７図ｆ２）が出力されるが、　ＨＤＳＥ（第
７図Ｃ）によってゲートされるので、アンドゲート（句
からは出力されない。上記ＸアドレスはＣＰによってさ
らにカウントアツプし、やけクスクロールしないときよ
６Ｉｃｐ分早く画像メモリｃ３υから単列アドレス＠０
″に対応する画像データをシフトレジスターに読み出す
。しかし、このシフトレジスタＣ３４）から出力される
単列アドレス＠０”の画像データ（第７図ｆ２）はＨＤ
ＳＢ（第７図Ｃ）によってゲートされるので、最終的に
は１ビツト左にスクロールした表示となる。同様に、左
に２ビツトスクロールして表示する場合にはＸアドレス
レジスタ（至）にＸアドレスとして１１１１１０１０”
をセットすればよい。このときのタイミングを第７図ｄ
３〜ｆ３に示す。

さらにスクロール表示を行ない、６又７ビツト左にスク
ロールして表示する場合を説明する。６ビツトのときは
、Ｘアドレスレジスタ（ト）にＸアドレスとして”１１
１１１１１０’をセットすればよく、タイミングは第７
図ｄ４〜ｆ４ＶＣ示すとおりである。ここで１県ケリア
ドレス（第７し」ｄ４）が３１”となっている期間Ｔ、
は１画像メモ＋Ｊ　Ｃ’（υに対するセットアツプ時間
よりも短かいため、卓効アドレス”３１″に対応した旧
しい画像データは、シフトレジスタ（ホ））には供給さ
れない。ざらに、Ｘアドレス”１１１１１１１１”をＸ
アドレスレジスタ（３Ｇ）にセットして、左へ７ビツト
シフトして表示する場合も、卓効アドレス（第７１メ１
ｄ５）が”３１パとなっている期間Ｔ２はさらに短かく
なし、同様な事態が生ずる。

ところが、上述した如く卓効アドレス＠３１“に対応す
る両１９データは表示に際し全く必要なく。

ＨＤＳＥ　（ＡＪ！７図Ｃ）でゲートしている。従って
。

この卓効アドレス″’３１”に対応する画１象データは
正しくシフトレジスタＣ３４１に読み出される必要がな
く。

アクセス時間不足による誤りも表示上の問題とはＺｌら
ない。さらに１表示上必要とされる卓効アドレスが”０
′となっている期間は第７図ｄｌ、　ｄ２．　ｄ３゜ｄ
４．ｄ５からも分かる様に全て８０２分あり１画像メモ
ＩＪ　ａ３ｎに対するセットアツプ期間よシも充分に長
く、正しい画像データを読み出すことができる。

以上、０ビツト〜７ビ、ト左にスクロールして表示する
場合を説明したが、８ビツト〜１５ピツト左にスクロー
ルして表示するときは、Ｘアドレスとして’ｏｏｏｏｏ
ｏｏｏ″〜”０００００１１１”をＸアドレスレジスタ
（７）にセットすればよい。このとき、卓効アドレスが
＠Ｏｎとなっている期間は、セットアツプ期間よりも短
かくなる場合があるが、重列アドレス”Ｏ”に対応する
画像データは必要でなく、必要とされる卓効アドレス＠
１″に対応する画像データはセットアツプ時間が充分に
あるため正しく読み出せるので１表示には全く問題ない
。

以上説明した如く１本実施例によれば横スクロールの際
にも画像メモリに格納された画像データを読み出すに充
分なセットアンプ時間を常に与えることができるので、
安定した画像データを読み出すことができる。従って１
表示画面の端部においても滑らか々画像表示を行なうこ
とができる。

次に、本発明の他の実施例を第８図を参照して説明する
。この実施例では、第６図に示した実施例において、Ｈ
信号発生部σηから供給される２種χ臼のロードパルス
ＨＬＤ　１　、　ｆ（ＬＤ２をスイッチ（７８１で切シ
換えてＸアドレスカウンタＣ３２１のロードパルス／ス
ＨＬＤとしていたかわりに、Ｈ信号発生部（１０７）か
らはロードパルスＨＬ　Ｄ　２のみを常に供給している
。

即ち、従来ロードパルスとして用いていたＨＬＤＩより
も８ＣＰ分前に出力されるロードパルスＨＬＤ２を常に
使用し、　ＢＣＰ分早くＸアドレスカウンタ□□□にＸ
アト１／スレジスタＣ３ＥＪの値をセクトするのでろる
。

これによれば、前′Ｊ倫例で説明した様に横スクロール
表示の際においても、常に良好な表示画面を提供できる
。また、横スクロール表示以外の時には、Ｘアドレスレ
ジスタ■にＸアドレスとして”ｏｏｏｏｏｏｏｏ’より
も８ビツト前の戦″１１１１１０００″をセットしてお
けばよい。

この実施例によれば％　Ａｆ７実施例に比ベスイッチａ
秒が不要となシ、さらにＨ信号発生部（１０７Ｕがロー
ドパルスＨＬＤＩを供給する必要がないので、その分構
成が容易となる利点を有する。

〔発明の効果〕

本発明によれば、　ｔ（ｈスクロール表示の際において
も画像メモリに格納された両ｒ象データを読み出すに充
分なセットアツプ時間を常に与えることができるので、
安定した画像データを読み出すことが可能となる。従っ
て、常に滑らかな画像表示を行なうことができ、視覚効
果が向上する利点を有する。

【図面の簡単な説明】

第１図は文字多重放送の表示画面を説明する説明図、第
２図は従来の表示制御回路を示す回路図。 第３図乃至第５図は第２図に示す回路の動作を説明する
波形図、第６図は本発明の表示制御回路に係る一実施例
を示す回路図、第７図は第６図に示す実施例の動作を説
明する波形図、第８図は本発明の他の実施例を示す回路
図である。 ３１・・・画像メモリ　　　　　３２・・・Ｘアドレス
カウンタレジスタ ３４・・・シフトレジスタ　　　３６・・・Ｘアドレス
＃≠か≠７７、１０７・・・Ｈ信号発生部 代理人　弁理士　　則　近　憲　佑 茅５　図 亮６図 ＣＦ 席７　図 第８図

Claims (1)

1. 【特許請求の範囲】 表示すべき画像データが格納される画像メモリと、 この画像メモリに格納された画像データを並列単位で読
   み出すべきアドレスを、初期設定された先頭アドレスか
   ら順次変更して該画像メモリに供給するスクロールアド
   レスカウンタと、 このスクロールアドレスカウンタに初期設定すべき先頭
   アドレスを所定周期で変更して供給するとともに、表示
   すべき画像データが格納された先頭のアドレスより少な
   くとも１単位前のアドレスを先頭アドレスとして発生す
   る先頭アドレス発生手段と、 画像メモリから読み出された並列画像データを、直列画
   像データに変換する並列直列変換手段と、この並列直列
   変換手段から出力される直列画像データのうち、表示す
   べき画像データのみ通過させる画像データゲート手段と
   を具備し、 前記画像メモリに対してセットアップ期間を少なくとも
   １読み出し単位期間与えることを特徴とした表示制御回
   路。