JPH0462396B2

JPH0462396B2 -

Info

Publication number: JPH0462396B2
Application number: JP59025573A
Authority: JP
Inventors: Michiro Shibui; Toshifumi Uenishi; Satoru Maeda
Original assignee: Nippon Telegraph and Telephone Corp; Sony Corp
Current assignee: Sony Corp; NTT Inc
Priority date: 1984-02-14
Filing date: 1984-02-14
Publication date: 1992-10-06
Also published as: JPS60173576A

Description

【発明の詳細な説明】産業上の利用分野本発明は、例えばキヤプテンシステム、テレビ
ジヨン文字多重放送等において三相スムージング
をするための、いわゆるスムージングパルス及び
ドツトクロツクを得るのに用いて好適なパルス形
成回路に関する。

背景技術とその問題点電話回線を利用して、あるいはテレビジヨン放
送の垂直ブランキング期間を利用してニユース、
天気予報、お知らせなどの情報を伝送するシステ
ムとして、キヤプテンシステムやテレビジヨン文
字多重量放送システムなどがある。

これは、送信側では文字、数字あるいは記号な
どのキヤラクターをコード信号に変換して送信
し、受信側ではそのコード信号からもとのキヤラ
クタを復号してテレビ受像機の画面に表示するも
のである。

例えば、文字「Ａ」の場合には、送信側から文
字「Ａ」を示すコード信号“41”（16進値）が８
ビツトのバイナリコードに変換されて送信され
る。そして、受信側では、このコード信号“41”
がキヤラクタメモリ（キヤラクタジエネレータ）
に供給されて文字「Ａ」のパターンとなる輝度信
号が形成され、従つて、受像機の画面に文字
「Ａ」が表示される。

そして、この場合、実際には表示されるキヤラ
クタを見やすくするため、スムージングが行われ
ている。

すなわち、第１図はキヤラクタメモリに書き込
まれている文字「Ａ」の原パターンの一例を模型
的に示すもので、この原パターンは例えば５×７
ドツトのドツトマトリツクスにより構成されてい
る。

また、第２図は受像機の画面に表示された文字
「Ａ」を示す。ただし、スムージングは行われて
いない。そして、L₁〜L₁₄は走査線を示し、破線
図示の走査線L_2n+1は奇数フイールド期間に形成
され、実線図示の走査線L_2n+2は偶数フイールド
期間に形成される。また、Duは基本となる大き
さのドツト（輝点）を示し、キヤラクタメモリの
出力（第１図）が奇数フイールド期間及び偶数フ
イールド期間の両方に使用されるので、図のよう
な表示パターンとなる。

これに対して、スムージングが行われたときに
は、文字「Ａ」は第３図のように表示され、本来
のドツトDuの1/2の幅のハーフドツトDhが付加
される。従つて、第２図のスムージング前の文字
「Ａ」に比べて滑らかになり、見やすくなる。

そして、このスムージングを行うとき、単位ド
ツトDuに対するハーフドツトDhの組み合わせ
は、基本的に第４図に示す２通りだけであり、全
てのキヤラクタについて第４図に示す組み合わせ
でハ−フドツトDh が付加される。

ところが、このようにハーフドツトDhを付加
してスムージングを行ういわゆる二相スムージン
グの場合には、原パターニンが例えば第５図に示
すようなキヤラクタのとき、その表示パターンは
第６図に示すようになり、文字「Ｖ」のように斜
線部分が急なときには、滑らかさが必ずしも十分
でなかつたり、記号「／」のように斜線部分で
は、視覚上、必要以上に太くなつたり、あるいは
記号「。」のように単位ドツトDuに対応する非ド
ツト部分がハーフドツトDhにより埋められてし
まつたりする。

そこで、本出願人は先に三相スムージングを提
案した。三相スムージングは、例えは第７図に示
すように単位ドツトDuの1/3の幅の小ドツトを付
加あるいは削除してスムージングを行なうもので
ある。

この三相スムージングについて以下詳細に説明
する。

第８図は、三相スムージングにおいて、単位ド
ツトDuに対して小ドツトDsを付加あるいは削除
するときの基本的な組合せを示し、第９図は小ド
ツトDsを付加あるいは削除してはならないとき
の単位ドツトDuの基本的な組合せである。

従つて、ある輝度に小ドツトDsを付加（ある
いは削除）するか否かを判断するためには、奇数
フイールド期間のときには、現在表示している行
のデータ（原パターンの行のデータ）と、１つ上
の行のデータとが使用され、偶数フイールド期間
のときには、現在表示している行のデータと、１
つ下の行のデータが使用される。

第８図からも明らかなように、小ドツトDsに
も単位ドツト区間の前1/3の区間に位置する小ド
ツトDfと、後1/3の区間に位置する小ドツトDbと
がある。

そこで、ドツトDfを「前小ドツト」、ドツトDb
を「後小ドツト」と呼ぶことにして、これら前小
ドツトDf及び後小ドツトDbの付加あるいは削除
する条件を求めると、次のようになる。すなわ
ち、例えば第１０図及び第１１図に示すように、 t_o：前小ドツトDfまたは後小ドツトDbが付加
または削除される時刻を、単位ドツトごとに換
算した時刻Ｄ：表示データ（現在表示している行のデー
タ）Ｒ：参照データ（１つ上または下の行のデー
タ）とすると、 (1) 前小ドツトDfを付加する条件（第１０図Ａ）（_o-1）・Ｒ（t_o）・Ｄ（t_o-1）＝１ (2) 後小ドツトDbを付加する条件（第１１図Ａ）Ｒ（t_o）・（_o+1）・Ｄ（t_o+1）＝１ (3) 前小ドツトDfを削除する条件（第１０図Ｂ）（_o-1）・（_o）・Ｒ（t_o+1）・（_o-1
）・
（t_o+1）＝１ (4) 後小ドツトDbを削除する条件（第１１図Ｂ）Ｒ（t_o-1）・（_o）・（_o+1）・（_o-1
）・
（t_o+1）＝１となる。結局、三相スムージングにおいては、条
件(1)〜(4)のどれかが成立したときには、その条件
の成立した前小ドツトDfまたは後小ドツトDbに
ついてその条件に対応して付加あるいは削除が行
なわれる。

尚、第９図に示す単位ドツトDuの組合せのと
きには、上述した条件(1)〜(4)は成立せず、小ドツ
トDsの付加あるいは削除は全く行なわれない。

第１２図は条件(1)〜(4)に従つて三相スムージン
グを行なう回路例である。

即ち、１１は５×７ドツトのドツトマトリクス
による原パターンのデータが書き込まれているキ
ヤラクタメモリで、第１２図においては、コード
信号により文字「Ａ」が指定されている場合のデ
ータを模型的に示し、○印をつけたドツトが
“１”レベル、つけないドツトが“０”レベルで
ある。

尚、表示時の行方向（水平方向）の字間スペー
スは１単位ドツト分であり、１キヤラクタは５×
７ドツトの大きさであるが、１キヤラクタあたり
の表示領域は６×７ドツトの大きさとなる（列方
向の字間スペースは考えない）。

そして、水平同期パルスがカウンタに供給され
て１水平期間ごとに変化してメモリ１１の行アド
レスを指定する行アドレス信号LADRSが形成さ
れると共に、補助アドレス信号SADRSが形成さ
れる。

この場合、補助アドレス信号SADRSは、第１
３図Ｃに示すような信号である。すなわち、第１
３図ＡはフレームクロツクFCKを示し、同図Ｂ
はドツトクロツクDCKを示し、フレームクロツ
クFCKの１サイクル期間TFが原パターンの１行
を表示する期間に対応し、ドツトクロツクDCK
の１サイクル期間TDが原パターンの１ドツトを
表示する期間に対応する。そして、補助アドレス
信号SADRS（第１３図Ｃ）は、奇数フイールド
期間における期間TFの前半の期間Trには「−
１」となると共に、後半の期間Tdには「０」と
なり、一方、偶数フイールド期間における期間
TFの前半の期間Trには「＋１」となると共に、
後半の期間Tdには「０」となり、一方、偶数フ
イールド期間における期間TFの前半の期間Trに
は「＋１」となると共に、後半の期間Tdには
「０」となる。

そして、これらアドレス信号LADRS，
SADRSがバスライン１２，１３を通じて加算回
路１４に供給され、その加算出力がメモリ１１に
行アドレスを指定する行アドレス信号として供給
される。

従つて、メモリ１１に対して、期間TFの後半
の期間Tdには、現在表示している行のアドレス
が指定され、その前半の期間Trには、１つ上ま
たは下の行のアドレスが指定されるので、第１３
図Ｄに示すように、期間TFの前半の期間Trには
参照データＲ（５ビツトの並列データ）がその５
ビツトづつ同時に読み出され、その後半の期間
Tdには表示データＤ（５ビツトの並列データ）が
その５ビツトづつ同時に読み出される。なお、こ
の読み出されたデータＲ，Ｄは、上述のようにそ
れぞれ５ビツトの並列データであるが、字間スペ
ースとなる“０”レベルのビツトが付加され、デ
ータＲ，Ｄはそれぞれ６ビツトの並列データとさ
れる。

そして、この６ビツトの並列データが、10ビツ
トの参照データ用シフトレジスタ２１に並列に供
給されると共に、第１３図Ｅに示すように期間
Trの終了時点にロードパルスRLDがレジスタ２
１に供給されて期間Trに得られている参照デー
タがシフトレジスタ２１に並列にロードされる。
また、メモリ１１からの６ビツトの並列データ
が、７ビツトの表示データ用シフトレジスタ２２
に並列に供給されると共に、第１３図Ｆに示すよ
うに期間Tdの終了時点にロードパルスDLDがレ
ジスタ２２に供給されて期間Tdに得られている
表示データＤがシフトレジスタ２２に並列にロー
ドされる。

そして、シフトレジスタ２１，２２にはドツト
クロツクDCKがシフトクロツクとして供給され
てデータＲ，Ｄはシフトレジスタ２１，２２内を
矢印で示すように直列にシフトされ、従つて、シ
フトレジスタ２１からは参照データＲ（t_o-1），Ｒ
（t_o），Ｒ（t_o+1）が同時に（並列に）取り出される
と共に、シフトレジスタ２２からは表示データＤ
（t_o-1），Ｄ（t_o），Ｄ（t_o+1）が同時に、かつ、参照
データＲ（t_o-1）〜Ｒ（t_o+1）とも同時に取り出さ
れる。

そして、これら取り出された参照データＲ及び
表示データＤが、論理回路３０に供給される。こ
の論理回路３０は、上記条件(1)〜(4)にしたがつて
前小ドツトDf及び後小ドツトDbの付加あるいは
削除を行うもので、この例においては、第１５図
に示す真理値表の論理演算を行うデコーダ３１，
３２と、第１６図に示す真理値表の論理演算を行
うデコーダ３３，３４と、インバータ４１〜４４
と、ナンド回路４５，４６と、オア回路４７，４
８とにより構成される。

またこの第１２図において、５０はパルス形成
回路を示し、このパルス形成回路５０において
は、ドツトクロツクDCK（第１４図Ａに図示）の
１サイクル期間Tdの前1/3の期間に位置する信号
（第１４図Ｂに図示）及び後1/3の期間に位置する
信号S₂（第１４図Ｃに図示）とが形成される。そ
して、信号S₁は、前小ドツトDfを付加するスム
ージングパルスPfとしてデコーダ３２のG₁端子
に供給される。また、この信号S₁がインバータ４
４で反転され、前小ドツトDfを削除するスムー
ジングパルス（第１４図Ｄに図示）としてオ
ア回路４８に供給される。また、信号S₂は、後小
ドツトDbを付加するスムージングパルスPbとし
てデコーダ３１のG₁端子に供給される。また、
この信号S₂がインバータ４３で反転され、後小ド
ツトDbを削除するスムージングパルス（第１
４図Ｅに図示）としてオア回路４７に供給され
る。

このパルス形成回路５０は、例えば第１７図に
示すようにＴフリツプフロツプ５１及び５２で構
成される。これらフリツプフロツプ５１及び５２
は、その端子に供給される信号の立下りでトリ
ガされるようになされている。端子５３にはドツ
トクロツクDCK（第１８図Ａに図示）の３倍の周
波数を有するクロツクCLK（第１８図Ｂに図示）
が供給され、このクロツク信号CLKはフリツプ
フロツプ５１の端子に供給される。また、この
フリツプフロツプ５１の出力端子Ｑに得られる信
号はフリツプフロツプ５２のＴ端子に供給され
る。さらに、フリツプフロツプ５１及び５２の出
力端子Ｑに得られる信号がアンド回路５４に供給
され、このアンド回路５４の出力がフリツプフロ
ツプ５１及び５２のリセツト端子RECETに供給
される。

従つて、フリツプフロツプ５２の出力端子Ｑに
はドツトクロツクDCK（第１８図Ａに図示）の前
１／３の期間に位置する信号S₁（第１８図Ｃに図示）
が得られると共に、フリツプフロツプ５１の出力
端子ＱにはドツトクロツクDCKの後1/3の期間に
位置する信号S₂（第１８図Ｄに図示）が得られる。

結局、第１２図において、ナンド回路４６から
は、上記条件(1)〜(4)にしたがつて前小ドツトDf
または後小ドツトDbが付加あるいは削除された
表示パターンの輝度信号Ｙが取り出される。そし
て、この輝度信号Ｙが、アンプ６０を通じて受像
管７０に供給される。

このように、三相スムージングによれば、単位
ドツトDuの1/3の幅の小ドツトDf，Dbを条件(1)
〜(4)にしたがつて付加あるいは削除しているの
で、キヤラクタは例えば第７図に示すように表示
され、従つて、斜線部分が急であつても滑らかな
表示となり、また、斜線部分が視感上、太くなる
こともなく、さらに単位ドツトDuに対応する非
ドツト部分が埋められることもない。従つて、表
示されたキヤラクタのパターンは、きわめて見や
すくなる。

ところで、第１２図に示すスムージング回路に
おいて、スムージングパルスPf，Pb，，
は、例えば第１７図に示すようなパルス形成回路
５０より得られる信号S₁，S₂及びこの信号S₁，S₂
をインバータ４３，４４で反転することで得てい
る。従つて、非反転、反転の出力に時間的位相差
を生じる。また、パルス形成回路５０はドツトク
ロツクDCKの３倍の周波数のクロツクCLKで動
作されるもので、スムージングパルスPf，Pb，
Pf，とドツトクロツクDCKとに時間的位相差
を生じる。結局、このように時間的位相差が生じ
ると、上述したようにスムージングのための条件
をゲートで論理を組んでいるため、これにハザー
ド（論理出力がおかしくなること）等が発生しや
すくなる。そのため、通常夫々の出力の時間的位
相の調整が必要となる。第１２図において、イン
バータ４１及び４２は時間的位相を調整するため
のものである。

発明の目的本発明は斯る点に鑑みてなされたもので、例え
ば上述したような三相スムージング用の４種類の
スムージングパルスPf，Pb，，及びドツト
クロツクDCKを位相誤差なく同時に得ることが
できるパルス形成回路を提案せんとするものであ
る。

発明の概要本発明は上記目的を達成するために、１個のシ
フトレジスタより成り、上記シフトレジスタは第
１〜第４のパラレル入力端子、シリアル入力端
子、クロツク端子、パラレルロード端子、第１〜
第４の出力端子を有し、上記第１及び第２のパラ
レル入力端子は接地され、上記第３及び第４のパ
ラレル入力端子並びにシリアル入力端子は電源端
子に接続され、上記第４の出力端子は上記パラレ
ルロード端子に接続され、上記クロツク端子に基
準クロツクの３倍の周波数のクロツクが供給さ
れ、上記第１の出力端子より上記基準クロツクの
１サイクル期間の後2/3に位置するパルスが得ら
れ、上記第２の出力端子より上記基準クロツクの
１サイクル期間の後1/3に位置するパルスが得ら
れ、上記第３の出力端子より上記基準クロツクの
１サイクル期間の前1/3に位置するパルスが得ら
れ、上記第４の出力端子より上記基準クロツクの
１サイクル期間の前2/3に位置するパルスが得ら
れるようにしたものである。

このように構成することにより、例えばクロツ
ク端子にドツトクロツクの３倍の周波数のクロツ
クが供給されれば、三相スムージング用の４種類
のスムージングパルス及びドツトクロツクを位相
差なく同時に得ることができる。

実施例以下、第１９図を参照しながら、本発明による
パルス形成回路が三相スムージング用のスムージ
ングパルスを形成するのに使用された例につき説
明しよう。

同図において、８０は４ビツトのシフトレジス
タを示し、Ａ，Ｂ，Ｃ，Ｄはパラレル入力端子で
ある。Ａ及びＢ端子は夫々接地され、Ｃ及びＤ端
子は夫々正の直流電圧＋Vccが供給される電源端
子８１に接続される。また、SIはシリアル入力端
子を示し、この端子SIは電源端子８１に接続され
る。また、はパラレルロード端子を示し、この
端子に供給される信号の立上りで端子Ａ，Ｂ，
Ｃ，Ｄの入力データがロードされる。また、CK
はクロツク端子を示し、この端子CKに端子８２
より、上述したドツトクロツクDCK（第２０図Ｆ
に図示）の３倍の周波数のクロツクCLK（第２０
図Ａに図示）が供給される。また、Q_A，Q_B，Q_C，
Q_Dは夫々端子であり、出力端子Q_Dに得られる信
号は端子に供給される。

本例は以上のように構成され、出力端子Q_A，
Q_B，Q_C及びQ_Dには、第２０図Ｂ，Ｃ，Ｄ及びＥ
に示すように、ドツトクロツクDCK（第２０図Ｆ
に図示）の１サイクル期間のT_Dの後2/3、後1/3、
前1/3及び前2/3に位置するパルスが得られる。こ
れらは、第１４図に示すように正に三相スムージ
ング用の前小ドツトDfを削除するスムージング
パルス、後小ドツトDbを付加するスムージン
グパルスPb、前小ドツトDfを付加するスムージ
ングパルスPf及び後小ドツトDbを削除するスム
ージングパルスである。尚、出力端子Q_C及び
Q_Dに得られる信号（Pf及び）はドツトクロツ
クDCK（第２０図Ｆに図示）と立上りが等しく、
これらの信号をドツトクロツクDCKとして用い
ることができる。

このように本例によれば、三相スムージング用
の４種類のスムージングパルスPf，Pb，，
及びドツトクロツクDCKを同一クロツクより同
時に、つまり位相差なく得ることができる。従つ
て、本例で得られるスムージングパルス及びドツ
トクロツクを、例えば第１２図に示すようなスム
ージング回路において用いれば、ハザード等は起
こり得ず、よつて位相差の調整も不要となる。

発明の効果以上述べた実施例からも明らかなように、本発
明によるパルス形成回路によれば、１個のシフト
レジスタより成り、上記シフトレジスタは第１〜
第４のパラレル入力端子、シリアル入力端子、ク
ロツク端子、パラレルロード端子、第１〜第４の
出力端子を有し、上記第１及び第２のパラレル入
力端子は接地され、上記第３及び第４のパラレル
入力端子並びにシリアル入力端子は電源端子に接
続され、上記第４の出力端子は上記パラレルロー
ド端子に接続され、上記クロツク端子に基準クロ
ツクの３倍の周波数のクロツクが供給され、上記
第１の出力端子より上記基準クロツクの１サイク
ル期間の後2/3に位置するパルスが得られ、上記
第２の出力端子より上記基準クロツクの１サイク
ル期間の後1/3に位置するパルスが得られ、上記
第３の出力端子より上記基準クロツクの１サイク
ル期間の前1/3に位置するパルスが得られ、上記
第４の出力端子より上記基準クロツクの１サイク
ル期間の前2/3に位置するパルスが得られるよう
にしたものである。従つて、例えばクロツク端子
にドツトクロツクの３倍の周波数のクロツクが供
給されれば、三相スムージング用の４種類のパル
ス及びドツトクロツクを位相差なく同時に得るこ
とができる。

【図面の簡単な説明】

第１図〜第１１図、第１３図〜第１６図は夫々
スムージングを説明するための線図、第１２図は
三相スムージングをするための回路を示す構成
図、第１７図は第１２図例におけるパルス形成回
路の例を示す接続図、第１８図はその説明に供す
る線図、第１９図は本発明によるパルス形成回路
の一実施例を示す構成図、第２０図はその説明に
供する線図である。８０はシフトレジスタである。

Claims

【特許請求の範囲】

１１個のシフトレジスタより成り、上記シフト
レジスタは第１〜第４のパラレル入力端子、シリ
アル入力端子、クロツク端子、パラレルロード端
子、第１〜第４の出力端子を有し、上記第１及び
第２のパラレル入力端子は接地され、上記第３及
び第４のパラレル入力端子並びにシリアル入力端
子は電源端子に接続され、上記第４の出力端子は
上記パラレルロード端子に接続され、上記クロツ
ク端子に基準クロツクの３倍の周波数のクロツク
が供給され、上記第１の出力端子より上記基準ク
ロツクの１サイクル期間の後2/3に位置するパル
スが得られ、上記第２の出力端子より上記基準ク
ロツクの１サイクル期間の後1/3に位置するパル
スが得られ、上記第３の出力端子より上記基準ク
ロツクの１サイクル期間の前1/3に位置するパル
スが得られ、上記第４の出力端子より上記基準ク
ロツクの１サイクル期間の前2/3に位置するパル
スが得られるようにしたことを特徴とするパルス
形成回路。