JPS60180132A - 半導体チツプの接続構造 - Google Patents

半導体チツプの接続構造

Info

Publication number
JPS60180132A
JPS60180132A JP59227510A JP22751084A JPS60180132A JP S60180132 A JPS60180132 A JP S60180132A JP 59227510 A JP59227510 A JP 59227510A JP 22751084 A JP22751084 A JP 22751084A JP S60180132 A JPS60180132 A JP S60180132A
Authority
JP
Japan
Prior art keywords
conductive
chip
adhesive
pad
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59227510A
Other languages
English (en)
Other versions
JPS626652B2 (ja
Inventor
Yoshio Yamazaki
山崎 淑夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
Priority to JP59227510A priority Critical patent/JPS60180132A/ja
Publication of JPS60180132A publication Critical patent/JPS60180132A/ja
Publication of JPS626652B2 publication Critical patent/JPS626652B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • H10W72/07331Connecting techniques
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/30Die-attach connectors
    • H10W72/321Structures or relative sizes of die-attach connectors
    • H10W72/325Die-attach connectors having a filler embedded in a matrix
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/30Die-attach connectors
    • H10W72/351Materials of die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Die Bonding (AREA)
  • Conductive Materials (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、導電性に異方性を持たせることのできる接着
剤を用いて、ダイオード、トランジスタ等の半導体チッ
プを基板へ接着方式により電気的な接続をする半導体チ
ップに関するものである。
さらに詳しくは、銅、ニッケル、銀、金などの金属微粒
子やカーボンファイバーなどの導電性徴片を接着剤中に
分散させ、該金属粒子等の含有量、形状、大きさ、分布
状態、さらには接着剤層の厚みをコントロールし電気的
接続をとろうとする部分に必要に応じて圧力を加えて接
着剤層の厚み方向には導電性を有し、面方向には絶縁性
を保持するようにした導電性が異方的である接着剤を用
いて電気的な接続をとる方式に関するものである。
本発明の特徴は、1つは分散させる導電粒子や接着剤を
任意に選ぶことにより、接着導電層を薄くすることも厚
くすることも可能であり、この結果、特に薄くすること
により導電異方性の効果は著るしく顕著になる。即ち、
IC等の細密半導体パターンにおける電気的導通と絶縁
の分離がきわめて効果的に行えるものである。また、本
発明は接着により導電異方性の効果が生じるものである
ため、導通をとった後、他の押えなり、支持は必要ない
。したがって、一度接着により固定された導電異方性接
着剤層は経時変化に対してきわめて堅牢である。即ち、
別な言い方をすれば、固定と電気的接続の2工程を1工
程に簡単化しているものである。さらに別に特徴は、基
板上への接着剤の形成が容易である。即ち、他点との電
気点接続をするには、本発明による導電異方性接着剤を
印刷や塗布して接着するだけ、又はシート状の接着剤を
置くだけで可能である。
また接着による導通であるため、被導電体の表面の凹凸
が多少存在しても、本質的には導電異方性の機能を損う
ことはない。
従来の導電性を有する有機材料としては、導電塗料、導
電性エラストマーがあるが、いずれも電気的な導電性は
等方向であった。これに対して、本発明に係る導電異方
性接着剤は、接着方式によ多形成された接着剤層が導電
性に関して異方的であることが%徴であシ、前述したよ
うに、断面の形状が凹凸があシ、又その形状が複雑であ
る品物置忘を電気的に結ばさせる場合にも都合がよい。
又、接着剤であるから、電気的に結合すると同時に、合
体させて有機結合体として、その機能全増大させる箇所
に用いると効果がある。またヤニ液状の接着剤の場合は
乾燥されない初期状態にあっては液状であることから、
この物体を例えば刷毛のようなもので必要な部分に塗り
つけたシ、任意形状の複雑なパメーンマスクを用いて模
様の通シに転写させ、その模様に導電性の性質をもだせ
ることができる。
本発明を具体的に図面を用いて説明すると、即ち、第1
図に示すように、互いに電気的に導気的に導通させる必
要のある電気的部材1.2間に本発明に係わる導電異方
性を持ちうる接着剤を用いて加圧接着方式により接着剤
M6を形成し、基板1.2のある部分A、B、 c、D
を想定すると、A−+B、C→D1方向は導通するがA
−+Q、13→DおよびA−J)D、Q−+B方向は絶
縁されるという性質を持たせることが可能である。導電
異方性を持ちうる接着剤は、絶縁性を有するエポキシ系
、シリコン系等の各種接着剤に、導電性を有する貴金属
粒子、重金属粒子、軽金属粒子単体あるいは合金、さら
にはメッキ粒子へカーボンファイバーなどを分散させ、
官有量、形状、大きさ、分散状態、厚み接着方法などを
適当にコントロールすることにより得られる。
導電異方性接着剤の導電機構は、基本的には導電粒子間
の接触にあると解釈され、分散媒中に於ける導電粒子は
その分散の不均一性、クラスターを形成する粒子の凹集
効果、さらには接着界面近傍への凝集効果などにより導
電頭載の無数の島が出来るものと推定される。
第2図の(1)および(2)は、本発明に係る導電異方
性接着剤の導通の原理を説明する簡単な模型図である。
4.5は、それぞれ導通をとるべき基板であシ、6は接
着方式により形成された接着剤層、7.7′は導電性粒
子を表わす。第2図(2)は、粒子7′のサイズが接着
剤層6の厚みにほぼ等しいもので、導通接触のと9方と
しては単純でおるが、点接触は接触抵抗が一般に大きい
ので、第2図(1)のような複数個の導電粒子7による
導通接触をとる方が良い。このように絶縁性接着剤に導
電性粒子を分散させた組成物の導電特性を調べると、一
般に第6図のようになる。即ち、横軸に導電粒子と絶縁
性接着剤との比率Vmをと9、縦軸に導電率 5− σをとると、導電粒子の比率がある値に点以下になると
導電性が著るしく低くなシ、K点以上では、良好な導電
性が生じるようになる。ここで、K点近傍及びそれ以下
の低い導電率を有する組成の接着剤を厚みのコントロー
ル、粒子径および接着方法を適当に選んでやることによ
り、厚み方向には導電性を有しながら横方向には絶縁性
を持つ特性が得られる。
本発明は、このように接着方式によって得られる導電異
方性接着剤を用いて電気的に接続する単純で確実かつ、
きわめて安価な画期的な方法を提供するものであシ、ト
ランジメタ、ダイオード、]:Cチップ等の半導体チッ
プを基板に接続するものであり、この場合前記半導体チ
ップは下面にパッドを有し、基板上のリード層に導電異
方性接着剤を介して接合したものである。現在、ICを
含む半導体素子の製造数量は膨大なものであり、大量生
産によるコストダウンも著るしいものであるが、例えは
、IC製品コスト構成を見るとIC等の半導体チップ価
格に対して、チップのパッドか 6− らワイヤボンディング等でリード端子をとり出す作業に
相当のコストがかかつている。そのため、IC関係の分
野では、ICのコストを下げるために、このワイヤボン
ディング方式を他の効率的な方式に切換えることが真剣
に検討されている。その結果、一部ではICチップパッ
ドからのリードの取出しを全パッド同時に行なおうとす
るフェースボンディング方式等が採用されている。しか
し現実にはハンダバンプの喰や加熱温度、圧力等のコン
トロールが難しく、信頼性が確立していす、まだ高価に
なっている。したがってパッド数の少ないチップに一部
利用されているにすぎない。
本発明による方式では、上記問題を一掃し、大幅なコス
トダウンが可能である。
第4図は、本発明によるICのボンディング説明図であ
る。ICチップ8と、あらかじめリジット又はフレキシ
ブルな基板11上にエツチング等でICチップのパッド
に対応した導電リードN10、およびこの間に本発明に
係わる導電異方性を持ちうる接着剤層9を配置し、次い
で(b)図のように例えばシート状の接着剤層9を介し
て正接続し、ICチップ8のパッドにより必要部分の導
通を導電リード層10にとることができる。この時、同
時に接着層9によシエCチップ8は基板11に固着され
る。また、工Cテップ8のパッド部分12を凸状に形成
した場合、本発明の導電異方性効果はさらに増大し、信
頼性も著るしく高まる。
第5図は、第4図の立体斜視図である。基板15の上に
所定パターンの導電リード層14を形成し、本発明に係
わる導電異方性接着剤層16を介してICチップ16を
接着する。この場合においても、10チツプのパッド1
7を下部の導電リード層の位置合わせのみを行なうだけ
で所定の電気的接続をとることが可能である。
第6図は、液晶表示パネル上に該表示パネル駆動用のI
Cチップを一体化した時計用モジュールの例である。液
晶表示用上下電極基板ガラス20゜21のどちらか一方
の基板上に必要ナセグメントパターン22よりリード線
26を該当するICテップ24のパッド間隔に合わせて
配置すれば、個々のパッドから1本ずつワイヤボンディ
ングするわずられしさがなく、本発明による導電異方性
接着方式により、容易に接着導通をとることができる。
第7図は、液晶表示パネルに回路部分をすべて取り付け
た電子式卓上計算機のモジュールである。
即ち、液晶表示用電極ガラス基板35上に該電子式卓上
計算機の駆動に必要なすべての回路素子38を本発明に
よる導電異方性接着剤を用いて導通取付けしたものであ
る。いずれの場合も、基板上の配線69を厚膜、薄膜等
で形成した後、回路素子のチップを位置合わせして、本
発明による接着により容易に作成できる。
なお、本発明による方式の実際の適用に当っては、接着
剤の硬化過程に圧力を加えたり、また超音波を併用した
りすることが重要な特性改良につながるものである。
又、本発明の基板は、各フィンガーに各パッドが導電異
方性接着剤を介して接続されるリードフレームでもよい
。その場合導電リード層は各フイ 9− ンガーの表面メッキが該当し、又半導体チップは各フィ
ンガーとは異なるリードフレームの一部に取り付けられ
る。
以上の如く本発明は導電異方性接着剤を介して下面にパ
ッドを有する半導体チップを基板上に直接に取シ付けた
から、次のような著しい効果を有する。
■ 接着剤を導電異方性とし導通が厚み方向に確保され
面方向に絶対的な絶縁性が確保されるから、半導体チッ
プのパッドの如く、細密部の導通は極めて安定化し、そ
の信頼性が地続的に向上する。即ち、半導体チップのパ
ッドと基板の導電リード層の接続は導通の確実性の上点
からワイヤーボンディングやハンダバンプによるフェー
スダウンボンディングが知られているが、それらはいず
れも各パッド毎にボンディングするものであり、加熱温
度や時間、圧力、ハンダバンプの量などが個々にバラツ
キ導通の信頼性が乏しいものである。
これに比べ本発明は前述の導電異方性接着剤上に半導体
チップを単に載置し、各パッドは同一条件−10− にて加圧されるためそれぞれの導通は極めて安定する。
この場合、半導体チップの各パッドが細密化されていて
も本発明の接着剤の厚さを適切にコントロールすること
により接着剤中の導電性微片がパッドと導電リード層の
みを導通させることができ、細密パッド部の導通の信頼
性を著しく高めるものである。
■ 半導体チップを本発明の接着剤の上に載置、押圧す
る(必要により加熱する)のみでよいため、その作業性
が向上する、半導体チップのパッドが多数化する最近に
あっては、半導体チップの言わばワンタッチ取り付けで
よい効率的な作業性は実用的に極めてメットが高い。
■ 本発明は、導通と接着が同じ箇所で同時に行なわれ
るものであるから、半導体チップを基板に接合する手段
とは別に・ツイヤ−により導通を必要とするワイヤーボ
ンディング方式に対し、薄型、小型化する。
【図面の簡単な説明】
第1図は、本発明に係わる現象説明図である。 1.2・・・・・・導通させる必要のある電気的部材、
5・・・・・・本発明に係わる導電異方性接着剤。 第2図1.2は、本発明に係わる導電異方性接着の原理
図である。4,5・・・・・・導通をとるべき基板、6
・・・・・・接着剤層、7.7′・・・・・・導電性粒
子群と粒子。 第6図は、導電性粒子と母体接着剤の比率対導電率の関
係を示したグラフである。 第4図a、bは、本発明による応用例の模型図である。 8・・・・・・半導体チップ、9・・・・・・本発明に
係わる接着剤、10・・・・・・導通をとるべきリード
端子、11・・・・・・回路基板、12・・・・・・半
導体チップ上のパッド。b図は接着した状態の図であり
、9は圧接された導電異方性接着剤層を示す。 第5図は、本発明による接着方式をICチップのボンデ
ィングに応用した説明図である。16・・・、・・IC
チップ、16・・団・本発明に係わる導電異方性接着剤
層、14・・・・・・エツチング等で形成したリード線
、15・・・・・・回路基板、17・・・・・・ICチ
ップ上のパッド。 第6図は液晶表示パネルと半導体チップとを一体化した
時計の例である。20.21・・・・・・液晶表示パネ
ル用上下電極善板ガラス、22・・・・・・セグメント
パターン、23・・・・・・リード線、24・・・・・
・ICチップ。 第7図は、液晶表示パネルに回路素子をすべて取付けた
電子式卓上計算機の例である。55.56・・・・・・
液晶表示パネル用上下電極基板ガラス、67・・・・・
・表示セグメント、68・・・・・・回路素子群、59
・・・・・・配線。 以 上 出願人 株式会社 諏訪精工舎 代理人 弁理士 最 上 務 −16− 第1図 (α) <b> 第4図

Claims (1)

    【特許請求の範囲】
  1. リード層上に配置され絶縁性を有する接着剤中に導電性
    徴片が混入・分散され厚み方向に導電性を有し面方向に
    絶縁性を有する導電異方性接着剤と、前記接着剤上に配
    置・固定され下面のパッドが前記導電リード層に接続さ
    れる半導体チップとを有することを特徴とする半導体チ
    ップの接続構造。
JP59227510A 1984-10-29 1984-10-29 半導体チツプの接続構造 Granted JPS60180132A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59227510A JPS60180132A (ja) 1984-10-29 1984-10-29 半導体チツプの接続構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59227510A JPS60180132A (ja) 1984-10-29 1984-10-29 半導体チツプの接続構造

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP50026333A Division JPS592179B2 (ja) 1975-03-03 1975-03-03 電気的部材の製造方法

Publications (2)

Publication Number Publication Date
JPS60180132A true JPS60180132A (ja) 1985-09-13
JPS626652B2 JPS626652B2 (ja) 1987-02-12

Family

ID=16862028

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59227510A Granted JPS60180132A (ja) 1984-10-29 1984-10-29 半導体チツプの接続構造

Country Status (1)

Country Link
JP (1) JPS60180132A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0329207A (ja) * 1988-12-05 1991-02-07 Hitachi Chem Co Ltd 回路接続用組成物及びこれを用いた接続方法並びに半導体チップの接続構造
US5739887A (en) * 1994-10-21 1998-04-14 Hitachi, Ltd. Liquid crystal display device with reduced frame portion surrounding display area
US6229223B1 (en) 1997-12-03 2001-05-08 Olympus Optical Co., Ltd. Flexible printed board
US6311023B1 (en) 1997-12-03 2001-10-30 Olympus Optical Co., Ltd. Camera having a light-shieldable member for protecting a semiconductor element flip-chip-bonded on a flexible printed board

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5120941A (ja) * 1974-08-14 1976-02-19 Seikosha Kk Dodenseisetsuchakuzai

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5120941A (ja) * 1974-08-14 1976-02-19 Seikosha Kk Dodenseisetsuchakuzai

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0329207A (ja) * 1988-12-05 1991-02-07 Hitachi Chem Co Ltd 回路接続用組成物及びこれを用いた接続方法並びに半導体チップの接続構造
US5739887A (en) * 1994-10-21 1998-04-14 Hitachi, Ltd. Liquid crystal display device with reduced frame portion surrounding display area
US6229223B1 (en) 1997-12-03 2001-05-08 Olympus Optical Co., Ltd. Flexible printed board
US6311023B1 (en) 1997-12-03 2001-10-30 Olympus Optical Co., Ltd. Camera having a light-shieldable member for protecting a semiconductor element flip-chip-bonded on a flexible printed board

Also Published As

Publication number Publication date
JPS626652B2 (ja) 1987-02-12

Similar Documents

Publication Publication Date Title
JPS592179B2 (ja) 電気的部材の製造方法
JPS60191228A (ja) 表示装置の接続構造
JPH09152621A (ja) 液晶表示装置およびその製造方法
US6528889B1 (en) Electronic circuit device having adhesion-reinforcing pattern on a circuit board for flip-chip mounting an IC chip
JPS63160352A (ja) 半導体装置の実装方法
JPS60180132A (ja) 半導体チツプの接続構造
JPH0750726B2 (ja) 半導体チップの実装体
JPS63122133A (ja) 半導体チツプの電気的接続方法
JP3162068B2 (ja) 半導体チップの実装方法
JPH10199930A (ja) 電子部品の接続構造および接続方法
JPH046841A (ja) 半導体装置の実装構造
JPS6127902B2 (ja)
JPH079906B2 (ja) 半導体装置
JPH08111437A (ja) 半導体装置の実装方法
JPH0340458A (ja) 半導体装置およびその製造方法
JP2511909B2 (ja) 電気的接続材料のマイクロ形成方法
JPH0634992A (ja) 半導体集積回路装置の接続方法
JPH09283566A (ja) 基板の接続方法
JPS63122135A (ja) 半導体チツプの電気的接続方法
JPH03114152A (ja) 電気素子の接続構造
JPH079138Y2 (ja) 液晶表示板の配線パタ−ンの構造
JPH06151440A (ja) 半導体装置およびその製造方法ならびに半導体装置の実装体
JPH0512712B2 (ja)
JP3328965B2 (ja) 回路部品の実装構造、液晶パネル、テレビ、ラップトップパソコン及びゲーム機、並びに回路部品の接続方法及び液晶パネルの製造方法
TWI314030B (en) Method for making cable with a conductive bump array, and method for connecting the cable to a task object