JPH0199248A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0199248A
JPH0199248A JP62258632A JP25863287A JPH0199248A JP H0199248 A JPH0199248 A JP H0199248A JP 62258632 A JP62258632 A JP 62258632A JP 25863287 A JP25863287 A JP 25863287A JP H0199248 A JPH0199248 A JP H0199248A
Authority
JP
Japan
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semiconductor element
spacer
semiconductor
semiconductor device
semiconductor elements
Prior art date
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Pending
Application number
JP62258632A
Other languages
English (en)
Inventor
Ryuichi Kosugi
小杉　龍一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH0199248A publication Critical patent/JPH0199248A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、そのパッケージ内部の
半導体素子と絶縁材料よりなるスペーサーを層状に重ね
た構造に関するものである。
〔従来の技術〕
第２図は従来のダイナミック・ランダム・アクセス・メ
モリー（以下Ｄ−ＲＡＭと称する）の側断面図である。
図において（１）は内部に回路が構成された半導体素子
、（４）は外部導出導体、（６）は半導体素子（１）と
外部導出導体（４）を電気的に接続する金属細線、（６
）は前記（１）〜（５）の部品を包囲する樹脂（７）は
半導体素子（１）をのせるグイバットである。
〔発明が解決しようとする問題点〕
従来の半導体装置は以上のように半導体素子（１）をグ
イバット（７）の−主面、また両面にしか取り付けるこ
とができないため、例えば記憶容量または機能が限られ
、実装密度が低いという問題があった。
この発明は、ヒ記のような問題点を解消するためになさ
れたもので、半導体装置導体の最大記憶容態または機能
などを高めた半導体装置を得ることを目的としている。
〔問題点を解決するための手段〕
この発明に係る半導体装置は、複数の半導体素子に設け
られ絶縁材料よりなるスペーサーと、前記半導体素子に
設けられた複数の電極を相互に接続する接続部材とを設
けたものである。
〔作用〕
この発明における半導体装置は、絶縁材料よりなるスペ
ーサーにより複数の半導体素子を接続することができる
。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図において（１）は半導体素子、（２）は絶縁材料
で作られたスペーサー、（３）は半導体素子（１）を接
続する接続部材、（４）は外部導出導体、（５）は半導
体素子（１）と外部導出導体（４）を電気的に接続する
金属細線、（６）は半導体系子（１）、スペーサー（２
）、外部導出導体（４）の内部端子、および金属細線（
５）を封止する樹脂である。また素子には複数の電油が
あり、これらは接続部材で相互に電気的に接続されてい
る。
なお、上記実施例では、半導体素子が３１ｉ１に重なっ
ており、また＠１畠のような金属細線の配線になってい
るまたスペーサを図のような形状になっているが、この
発明が適用される半導体装置の内部構造は揮々の配置、
形状を取り得ろもので、上記実施例に限られるものでは
ない。また、第１図はデュアル・インラインパッケージ
型のＤ−ＲＡＭについてであるが、これに限られるもの
ではない。
〔発明の効果〕
以ヒのようにこの発明によれば、パッケージ内部で半導
体素子と絶縁材料よりなるスペーサーを層状に重ねるよ
うに構成したので、最大記憶容置または機能などが高ま
り、実装密度が高まるという効果かある。
４、　図面の［１１）単な説明 第１図はこの発明の一実施例によるＤ−ＲＡＭ半導体装
置を示す側断面図、第２図は従来のＤ−ＲＡＭ半導体装
置を示す側断面図である。
図中（１）半導体素子、（２）はスペーサー、（３）は
接続部材、（４）は外部導出導体、（５）は全島細線、
（６）は樹脂である。
なお、図中同一符号は同−又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 　複数の半導体素子と、この複数の半導体素子間に設け
    られ絶縁材料よりなるスペーサーと、前記半導体素子に
    設けられた複数の電極を相互に接続する接続部材、前記
    半導体素子と金属細線により、その内部端子が接続され
    る複数の外部導出導体と、前記半導体素子、スペーサー
    、接続部材、金属細線および外部導出導体の内部端子を
    包囲する樹脂とを備えた半導体装置。
JP62258632A 1987-10-13 1987-10-13 半導体装置 Pending JPH0199248A (ja)

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