JPS60181806A - 参照電圧回路 - Google Patents
参照電圧回路Info
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- JPS60181806A JPS60181806A JP59039146A JP3914684A JPS60181806A JP S60181806 A JPS60181806 A JP S60181806A JP 59039146 A JP59039146 A JP 59039146A JP 3914684 A JP3914684 A JP 3914684A JP S60181806 A JPS60181806 A JP S60181806A
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- JP
- Japan
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- transistor
- type
- power supply
- type mos
- voltage
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
水元Ｆ３ＡＩｒｉＭＯＳトランジスタにより参照信号用
の定電圧を得る半導体回路に関する。
の定電圧を得る半導体回路に関する。
〈従来技術〉
センサや各種回路から出力さｈだ電圧レベルを基準と々
る参照電圧と比較して、各種の制御信号を形成する回路
が広く用いられている。この種の参照電圧発生回路とし
ては、一般には第４図に示すように電源電圧Ｖｃｃを抵
抗素子Ｒ，，Ｒ２により分割し、該分割点から参照電圧
Ｖ旧ＣＦを導出するか、或いは第５図に示すようにデプ
レ・ンション型（以下り型と略す）ＭＯＳ）ランジスタ
１を複数個直列接続して抵抗の代用とし、適当な接続点
から参照電圧ｖＩｔ□をとり出すことも行なわれている
。
る参照電圧と比較して、各種の制御信号を形成する回路
が広く用いられている。この種の参照電圧発生回路とし
ては、一般には第４図に示すように電源電圧Ｖｃｃを抵
抗素子Ｒ，，Ｒ２により分割し、該分割点から参照電圧
Ｖ旧ＣＦを導出するか、或いは第５図に示すようにデプ
レ・ンション型（以下り型と略す）ＭＯＳ）ランジスタ
１を複数個直列接続して抵抗の代用とし、適当な接続点
から参照電圧ｖＩｔ□をとり出すことも行なわれている
。
しかしこｉｑ、ら従来の回路では、参照電圧ｖｒＬ＋ｖ
ｐが電源電圧Ｖｃｃに依存するため、電源電圧が変化す
ると参照電圧も変化するという不都合があった。
ｐが電源電圧Ｖｃｃに依存するため、電源電圧が変化す
ると参照電圧も変化するという不都合があった。
〈発明の目的〉
木発明は上記従来回路の欠点を除去し５広い範囲で電源
電圧にほとんど依存せず所望の参照定電圧を得ることが
できる回路を提供する。
電圧にほとんど依存せず所望の参照定電圧を得ることが
できる回路を提供する。
〈実施例〉
第１図は本発明による一実施例を示す回路図−Ｃ＠１の
エンノ１ンスメント型（以下Ｅ型と略ス）Ｍ ＯＳ ）
ランジスタ２Ｅ、＠１の１Ｄ型ＭＯ５Ｉ−ランジスタ３
Ｉ）、第２のＤ型ＭＯ５）ランジスタ４Ｄ及び第３のＤ
型ＭＯＳトランジスタ５Ｄとによって構成されている。
エンノ１ンスメント型（以下Ｅ型と略ス）Ｍ ＯＳ ）
ランジスタ２Ｅ、＠１の１Ｄ型ＭＯ５Ｉ−ランジスタ３
Ｉ）、第２のＤ型ＭＯ５）ランジスタ４Ｄ及び第３のＤ
型ＭＯＳトランジスタ５Ｄとによって構成されている。
上記第１のＥ型ＭＯ３Ｉ−ランジスタは、ゲートとドレ
インを接続されだエンノＡンスメント型ＭＯ５Ｉ−ラン
ジスタ＃１１１個或いは複数個（本実施例では２個）直
列接続さり、てなり、ドレイン側の一端が電源電圧Ｖ。
インを接続されだエンノＡンスメント型ＭＯ５Ｉ−ラン
ジスタ＃１１１個或いは複数個（本実施例では２個）直
列接続さり、てなり、ドレイン側の一端が電源電圧Ｖ。
Ｃに接続され、ソース側が次段の第１のＤ型ＭＯ５）ラ
ンジスタ３Ｄに接続さり、ている。該第１の１）型ＭＯ
５）ランジスタ３Ｄは、ゲートとドレインが接続された
１個或いは複数個（本実施例ては６個）のＤ型Ｍ ＯＳ
）ランジスクが直列接続され５ ドレイン側が上記第
１のＥ型ＭＯＳトランジスタ２Ｅに、ソース側が接地レ
ベルに接続さえしている。第１の■）型ＭＯＳトランジ
スタ３Ｄの接地レベル側のＭＯＳトランジスタ３６のゲ
ルトとドレインが接吟Δ１］。
ンジスタ３Ｄに接続さり、ている。該第１の１）型ＭＯ
５）ランジスタ３Ｄは、ゲートとドレインが接続された
１個或いは複数個（本実施例ては６個）のＤ型Ｍ ＯＳ
）ランジスクが直列接続され５ ドレイン側が上記第
１のＥ型ＭＯＳトランジスタ２Ｅに、ソース側が接地レ
ベルに接続さえしている。第１の■）型ＭＯＳトランジ
スタ３Ｄの接地レベル側のＭＯＳトランジスタ３６のゲ
ルトとドレインが接吟Δ１］。
ている一点Δは、第２のＤ型Ｍ、０５）ランジスタ４□
、４２の各ゲートに接続さｉｌている。該第２の１Ｄ型
ＭＯＳトランジスタ４Ｄは、■〕型Ｍ ＯＳトランジス
タが１個或いは複数個（本実施例では２個）直列接続さ
れ、ドレイン側の一端が′電源電圧Ｖｃｃに、ソース側
が第３のＤ型ＭＯＳトランジスタ５Ｄに接続されている
。上記第２の■）型ＭＯＳトランジスタ４Ｄｆｄ各トラ
ンジスタ４１−４２のゲートが共通に上記Ａ点に接続さ
れている。第３のＤ型ＭＯ５）ランジスタ５ＤはＤ型Ｍ
ＯＳトランジスタが１個或いは複数個（本実施例でｒ／
″ｉ５個）直列接、院さり１、ドレイン側の一端が」二
記第２のＤ型ＭＯ５）ランジスタ４Ｄのソースに接続さ
、ｈ、ソース側の一端が接地レベルに接続さり、ている
。
、４２の各ゲートに接続さｉｌている。該第２の１Ｄ型
ＭＯＳトランジスタ４Ｄは、■〕型Ｍ ＯＳトランジス
タが１個或いは複数個（本実施例では２個）直列接続さ
れ、ドレイン側の一端が′電源電圧Ｖｃｃに、ソース側
が第３のＤ型ＭＯＳトランジスタ５Ｄに接続されている
。上記第２の■）型ＭＯＳトランジスタ４Ｄｆｄ各トラ
ンジスタ４１−４２のゲートが共通に上記Ａ点に接続さ
れている。第３のＤ型ＭＯ５）ランジスタ５ＤはＤ型Ｍ
ＯＳトランジスタが１個或いは複数個（本実施例でｒ／
″ｉ５個）直列接、院さり１、ドレイン側の一端が」二
記第２のＤ型ＭＯ５）ランジスタ４Ｄのソースに接続さ
、ｈ、ソース側の一端が接地レベルに接続さり、ている
。
出力信号としての参照電圧ｖ１１１゜１、は、第２のＤ
型ＭＯＳトランジスタ４Ｄと第３のＤ型ＭＯ５）ランジ
スタ５Ｄの結合点Ｂから取り出される。
型ＭＯＳトランジスタ４Ｄと第３のＤ型ＭＯ５）ランジ
スタ５Ｄの結合点Ｂから取り出される。
」二記第２のＤ型ＭＯ５）ランジスタ４Ｄは主に飽和領
域で動作するように設計され、定電流源としての役目を
果す。また第３のＤ型Ｍ’Ｏ５）ランジスタ５ Ｄ ｉ
’ｌｌ定抵抗的動作をさせるべく三極管領域で動作する
条件に設計されている。
域で動作するように設計され、定電流源としての役目を
果す。また第３のＤ型Ｍ’Ｏ５）ランジスタ５ Ｄ ｉ
’ｌｌ定抵抗的動作をさせるべく三極管領域で動作する
条件に設計されている。
」１記ＭＯＳトランジスタ回路において、ノードＢから
参照電圧ＶＩＬＩＣＦが出力されるが、今Ｍ ＯＳ集積
回路がチャージポンプによって電源電圧から基板電圧を
発生させている回路である場合、このようなＭ ＯＳ集
積回路ては電源′電圧の上昇に伴々って基板電圧の絶対
値も増加する。この結果基板電圧に依存してしきい値も
上がり、これによってノードＢに流れる電流は減少する
。しかし本実施例の回路においては、」二記電流減少を
調整して一定の電流が流ｉ１．るようにする為、第１の
Ｅ型Ｍ ＯＳトランジスタ２゜と第１のＤ型ＭＯ５）ラ
ンジスタ３Ｄとの直列回路によって電源電圧の大きさと
変化率の低減を図り、その出力を第２の■）型ＭＯＳト
ランジスタ４０．のゲートに印加する。これにより参照
電圧Ｖ□□は電源電圧依存の少ない一定の値となる。
参照電圧ＶＩＬＩＣＦが出力されるが、今Ｍ ＯＳ集積
回路がチャージポンプによって電源電圧から基板電圧を
発生させている回路である場合、このようなＭ ＯＳ集
積回路ては電源′電圧の上昇に伴々って基板電圧の絶対
値も増加する。この結果基板電圧に依存してしきい値も
上がり、これによってノードＢに流れる電流は減少する
。しかし本実施例の回路においては、」二記電流減少を
調整して一定の電流が流ｉ１．るようにする為、第１の
Ｅ型Ｍ ＯＳトランジスタ２゜と第１のＤ型ＭＯ５）ラ
ンジスタ３Ｄとの直列回路によって電源電圧の大きさと
変化率の低減を図り、その出力を第２の■）型ＭＯＳト
ランジスタ４０．のゲートに印加する。これにより参照
電圧Ｖ□□は電源電圧依存の少ない一定の値となる。
第２図は木発明による他の実施例を示す。第１のＥ型Ｍ
ＯＳトランジスタ昨と第２のＤ型ＭＯＳトランジスタ４
Ｄが設けられ、第１のＥ型ＭＯＳトランジスタ２゜のソ
ースと接地レベル間に抵抗Ｒ３及びＲ４が、第２のＤ型
ＭＯ５）ランジスタ４１）のソースと接地レベル間に抵
抗Ｒ５が接続さＩｑ、、上記抵抗Ｒ３と抵抗Ｒ４との結
合点Ｃが第２のり型ＭＯＳトランジスタ４□、の各ゲー
トに共通に接続されている。即ち本実施例は第１図に示
した０１１把実施例の第１及び第３のＤ型ＭＯＳトラン
ジスタ３Ｄ、５Ｄを抵抗Ｒ３，Ｒ，及びＲ５で置き替え
たものであり、前記実施例と同じ回路動作によりノード
Ｅから参照′電圧■ＩＬＥＦが出力される。
ＯＳトランジスタ昨と第２のＤ型ＭＯＳトランジスタ４
Ｄが設けられ、第１のＥ型ＭＯＳトランジスタ２゜のソ
ースと接地レベル間に抵抗Ｒ３及びＲ４が、第２のＤ型
ＭＯ５）ランジスタ４１）のソースと接地レベル間に抵
抗Ｒ５が接続さＩｑ、、上記抵抗Ｒ３と抵抗Ｒ４との結
合点Ｃが第２のり型ＭＯＳトランジスタ４□、の各ゲー
トに共通に接続されている。即ち本実施例は第１図に示
した０１１把実施例の第１及び第３のＤ型ＭＯＳトラン
ジスタ３Ｄ、５Ｄを抵抗Ｒ３，Ｒ，及びＲ５で置き替え
たものであり、前記実施例と同じ回路動作によりノード
Ｅから参照′電圧■ＩＬＥＦが出力される。
第３図は本発明による更に他の実施例で、第２のり、型
Ｍ ＯＳ ＋−ランジスタ４Ｄのしきい値変化に伴なう
調整回路はｎ７１記実施例と同様に構成されるが、こ力
、に加えてプロセスのばらつきに対するＥ型ＭＯＳトラ
ンジスタのしきい値依存を打ち消すための回路が付加さ
ｈ、る。該伺加される回路は、ゲートとドレインが接続
された第２のＥ型Ｍｏｓトランジスタ６Ｅ、第４のＤ型
ＭＯ５）ランジスタフＤ、第５の１）型ＭＯ３）ランジ
スタ８Ｄ及び第６のＤ型ＭＯ５）ランジスタ９Ｄによっ
て構成される。＠４のＤ型ＭＯ５）ランジスタフＤＬｒ
ｉ１個又は複数個（本実施例ては４個）のＤ型ＭＯＳト
ランジスタが直列に接続され、ドレインは上ＷＥ第２の
Ｅ型ＭＯＳトランジスタ６゜のソースに接続されると共
に、ノードＦとして上記第３のＤ型ＭＯ３）ランジスタ
５１〜５５の各ゲートに共通に接続される。第４のＤ型
ＭＯＳトランジスタ７Ｄの各トランジスタ７１〜７４の
ゲートは共通接続され、ソース側の一端と共に接地レベ
ルに接続されて％る。上記第２のＥ型ＭＯ５）ランジス
タロＥのドレイン及びゲートは第５のＤ型ＭＯ５）ラン
ジスタ８Ｄと第６のデプレッション型Ｍ ＯＳ ）ラン
シスタ９Ｄの結合点Ｇに接続されている。第５のＤ型Ｍ
ＯＳトランジスタ８Ｄのドレインハ電源Ｖ Ｄ Ｉ）に
、ゲートは接地レベルに夫々接続さｈ、第６のＤ型ＭＯ
５）ランジスタ９゜ｔｆ′ｉドレインとゲートが接続さ
れた５プレッション型ＭＯＳトランジスタか１個又は複
数個（本実施例でｔｒｌ ４個）直列接続さｈ、ソース
側の一端が接地レベルに接続されている。
Ｍ ＯＳ ＋−ランジスタ４Ｄのしきい値変化に伴なう
調整回路はｎ７１記実施例と同様に構成されるが、こ力
、に加えてプロセスのばらつきに対するＥ型ＭＯＳトラ
ンジスタのしきい値依存を打ち消すための回路が付加さ
ｈ、る。該伺加される回路は、ゲートとドレインが接続
された第２のＥ型Ｍｏｓトランジスタ６Ｅ、第４のＤ型
ＭＯ５）ランジスタフＤ、第５の１）型ＭＯ３）ランジ
スタ８Ｄ及び第６のＤ型ＭＯ５）ランジスタ９Ｄによっ
て構成される。＠４のＤ型ＭＯ５）ランジスタフＤＬｒ
ｉ１個又は複数個（本実施例ては４個）のＤ型ＭＯＳト
ランジスタが直列に接続され、ドレインは上ＷＥ第２の
Ｅ型ＭＯＳトランジスタ６゜のソースに接続されると共
に、ノードＦとして上記第３のＤ型ＭＯ３）ランジスタ
５１〜５５の各ゲートに共通に接続される。第４のＤ型
ＭＯＳトランジスタ７Ｄの各トランジスタ７１〜７４の
ゲートは共通接続され、ソース側の一端と共に接地レベ
ルに接続されて％る。上記第２のＥ型ＭＯ５）ランジス
タロＥのドレイン及びゲートは第５のＤ型ＭＯ５）ラン
ジスタ８Ｄと第６のデプレッション型Ｍ ＯＳ ）ラン
シスタ９Ｄの結合点Ｇに接続されている。第５のＤ型Ｍ
ＯＳトランジスタ８Ｄのドレインハ電源Ｖ Ｄ Ｉ）に
、ゲートは接地レベルに夫々接続さｈ、第６のＤ型ＭＯ
５）ランジスタ９゜ｔｆ′ｉドレインとゲートが接続さ
れた５プレッション型ＭＯＳトランジスタか１個又は複
数個（本実施例でｔｒｌ ４個）直列接続さｈ、ソース
側の一端が接地レベルに接続されている。
本実施例の如く第５及び第６のＤ型１１４０３）ランジ
スタ８Ｄ、９．．に接続することにより、回路自体が簡
易々定電圧回路を々し、７／−ドＧから取り出される電
圧は第２のＥ型ＭθＳトランジスタ６Ｅを介してしきい
個分たけ低減し、とり、か第３のＤ型ＭＯ５）ランジス
タ５゜のゲートに印加される。これによりプロセスがば
らついてエンハンスメント型ＭＯＳトランジスタのしき
い値が変化しても、第２及び第３のＤ型ＭＯＳトランジ
スタのゲートに印加さり、る電圧も同じ方向に相応分だ
け変化して参照゛電圧ｖ１．お、に及ぼす影響を相殺す
る。尚、第５のＤ型ＭＯ５）ランジスタ８Ｄは、１）１
１に述べたように電源電圧の変化に伴なってしきい値か
変化し、そ力、か参照電圧Ｖ□］（Ｐにも影響を与える
が、）−ドＢを流ノ１．る電流を第１のＥ型ＭＯ５Ｉ−
ランジスタ２Ｆ、及び第１のＤ型ＭＯＳトランジスタ３
□、て制御することにより、その影響を七分小さくする
ことができる。
スタ８Ｄ、９．．に接続することにより、回路自体が簡
易々定電圧回路を々し、７／−ドＧから取り出される電
圧は第２のＥ型ＭθＳトランジスタ６Ｅを介してしきい
個分たけ低減し、とり、か第３のＤ型ＭＯ５）ランジス
タ５゜のゲートに印加される。これによりプロセスがば
らついてエンハンスメント型ＭＯＳトランジスタのしき
い値が変化しても、第２及び第３のＤ型ＭＯＳトランジ
スタのゲートに印加さり、る電圧も同じ方向に相応分だ
け変化して参照゛電圧ｖ１．お、に及ぼす影響を相殺す
る。尚、第５のＤ型ＭＯ５）ランジスタ８Ｄは、１）１
１に述べたように電源電圧の変化に伴なってしきい値か
変化し、そ力、か参照電圧Ｖ□］（Ｐにも影響を与える
が、）−ドＢを流ノ１．る電流を第１のＥ型ＭＯ５Ｉ−
ランジスタ２Ｆ、及び第１のＤ型ＭＯＳトランジスタ３
□、て制御することにより、その影響を七分小さくする
ことができる。
く効 果〉
以」二のように、本発明の回路によって電源電圧にほと
んと依存しない一定の電圧が取り出せるように々る為、
Ｌ Ｓ Ｉに親み込んた場合電源電圧に対する動作マー
ジンか広くとれるように々す、ＭＯＳトランジスタで構
成したＬＳＩの回路設計か非常に容易になる。
んと依存しない一定の電圧が取り出せるように々る為、
Ｌ Ｓ Ｉに親み込んた場合電源電圧に対する動作マー
ジンか広くとれるように々す、ＭＯＳトランジスタで構
成したＬＳＩの回路設計か非常に容易になる。
第１図は未発ｒ！Ｉ］による一実施例を示す回路図、第
２図及び第３図は本発明による他の実施例を示す回路図
、第４図及び第５図は従来の参照電圧回路図である。 ２Ｅ、６Ｅ；エンハンスメント型ＭＯ５）ランジスタ、
３Ｄ、４Ｄ、５Ｄ、７Ｄ、８Ｄ、９Ｄ：デプレッション
型ＭＯ５Ｉ−ランジスタ、■１ＮＩｉ、；参照電圧。 代理人 弁理士 福 士 愛 彦（（Ｉｔ！ ２名）第
１図 第２図 萬４図 第５図
２図及び第３図は本発明による他の実施例を示す回路図
、第４図及び第５図は従来の参照電圧回路図である。 ２Ｅ、６Ｅ；エンハンスメント型ＭＯ５）ランジスタ、
３Ｄ、４Ｄ、５Ｄ、７Ｄ、８Ｄ、９Ｄ：デプレッション
型ＭＯ５Ｉ−ランジスタ、■１ＮＩｉ、；参照電圧。 代理人 弁理士 福 士 愛 彦（（Ｉｔ！ ２名）第
１図 第２図 萬４図 第５図
Claims (1)
- 【特許請求の範囲】 １）電源電圧間に直列接続されたエンハンスメン１４’
ＪＭＯ５）ランジスタ及び第１のデブレ、ｙジョン型Ｍ
Ｏ８Ｉ−ランジスタと、電源電圧間に直列接、院さり、
た第２のデプレッション型ＭＯ５）ランジスタ及び抵抗
成分と、上記第２のデプレッション型Ｍ ＯＳ ）ラン
ジスタのゲートに上記第１デブレツンヨン型ＭＯ３Ｉ−
ランジスタを接続し、第２デプレッション型ＭＯＳトラ
ンジスタと抵抗成分との結合点から参照電圧を導出して
なることを特徴とする参照電圧回路。 ２）前記抵抗成分は第３のデプレッション型ＭＯＳトラ
ンジスタからなることを特徴とする請求の範囲第１項記
載の参照電圧回路。 ３） ＴＡ’Ｊ’ＢＵエンハンスメント型ＭＯ３ｌ−ラ
ンジスタ及び第１．第２．第３のデプレッション型ＭＯ
Ｓトランジスタは複数個のＭＯＳ）ランジスタから々る
ことを特徴とする請求の範囲第２項記載の参照電圧回路
。 ４）前記第３のデプレッション型Ｍ ＯＳ ） ラ７ジ
スタのゲートにはエンハンスメント型ＭＯＳトランジス
タの電源電圧の変動に基つくしきい値変化分を相殺する
調整回路を接、読して々ることを特徴とする請求の範囲
第２項記載の参照Ｙ匡圧回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039146A JPH0679262B2 (ja) | 1984-02-28 | 1984-02-28 | 参照電圧回路 |
| US06/706,529 US4641081A (en) | 1984-02-28 | 1985-02-28 | Semiconductor circuit of MOS transistors for generation of reference voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039146A JPH0679262B2 (ja) | 1984-02-28 | 1984-02-28 | 参照電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60181806A true JPS60181806A (ja) | 1985-09-17 |
| JPH0679262B2 JPH0679262B2 (ja) | 1994-10-05 |
Family
ID=12544965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039146A Expired - Fee Related JPH0679262B2 (ja) | 1984-02-28 | 1984-02-28 | 参照電圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4641081A (ja) |
| JP (1) | JPH0679262B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010231356A (ja) * | 2009-03-26 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体メモリの基準電位発生回路 |
| CN103105885A (zh) * | 2012-12-28 | 2013-05-15 | 中颖电子股份有限公司 | 高压基准电压产生电路 |
| JP2013225339A (ja) * | 2013-07-18 | 2013-10-31 | Lapis Semiconductor Co Ltd | 半導体メモリの基準電位発生回路及び半導体メモリ |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103827A (ja) * | 1983-11-11 | 1985-06-08 | Fujitsu Ltd | 電圧変換回路 |
| JPS62188255A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 基準電圧発生回路 |
| FR2596931B1 (fr) * | 1986-04-04 | 1993-03-26 | Thomson Csf | Multiplicateur de tension continue pouvant etre integre a une structure semi-conductrice |
| US4686451A (en) * | 1986-10-15 | 1987-08-11 | Triquint Semiconductor, Inc. | GaAs voltage reference generator |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| KR910003604B1 (ko) * | 1988-04-30 | 1991-06-07 | 삼성전자 주식회사 | 차아지업 및 디스차아지 회로를 이용한 기준전압 발생회로 |
| US5079441A (en) * | 1988-12-19 | 1992-01-07 | Texas Instruments Incorporated | Integrated circuit having an internal reference circuit to supply internal logic circuits with a reduced voltage |
| KR940002433B1 (ko) * | 1991-07-03 | 1994-03-24 | 삼성전자 주식회사 | 정 전압회로 |
| US5227714A (en) * | 1991-10-07 | 1993-07-13 | Brooktree Corporation | Voltage regulator |
| US5175490A (en) * | 1992-04-03 | 1992-12-29 | Hewlett Packard Company | Reference voltage source |
| US6617836B1 (en) * | 2002-05-08 | 2003-09-09 | National Semiconductor Corporation | CMOS sub-bandgap reference with an operating supply voltage less than the bandgap |
| KR100675016B1 (ko) * | 2006-02-25 | 2007-01-29 | 삼성전자주식회사 | 온도 의존성이 낮은 기준전압 발생회로 |
| KR101504192B1 (ko) | 2011-08-26 | 2015-03-19 | 시티즌 홀딩스 가부시키가이샤 | Led 조명장치 |
| TWI497471B (zh) * | 2013-02-07 | 2015-08-21 | Citizen Holdings Co Ltd | LED lighting device |
| JP2015204126A (ja) * | 2014-04-16 | 2015-11-16 | 株式会社東芝 | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629718A (en) * | 1979-08-15 | 1981-03-25 | Nec Corp | Reference voltage circuit device |
| JPS5676818A (en) * | 1980-10-20 | 1981-06-24 | Toshiba Corp | Constant voltage supply circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332362A (en) * | 1976-09-07 | 1978-03-27 | Seiko Instr & Electronics Ltd | Constant voltage electronic circuit |
| JPS53136649A (en) * | 1977-04-30 | 1978-11-29 | Toshiba Corp | Constant voltage supply circuit |
| DE3138558A1 (de) * | 1981-09-28 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung eines von schwankungen einer versorgungsgleichspannung freien gleichspannungspegels |
-
1984
- 1984-02-28 JP JP59039146A patent/JPH0679262B2/ja not_active Expired - Fee Related
-
1985
- 1985-02-28 US US06/706,529 patent/US4641081A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629718A (en) * | 1979-08-15 | 1981-03-25 | Nec Corp | Reference voltage circuit device |
| JPS5676818A (en) * | 1980-10-20 | 1981-06-24 | Toshiba Corp | Constant voltage supply circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010231356A (ja) * | 2009-03-26 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体メモリの基準電位発生回路 |
| CN103105885A (zh) * | 2012-12-28 | 2013-05-15 | 中颖电子股份有限公司 | 高压基准电压产生电路 |
| JP2013225339A (ja) * | 2013-07-18 | 2013-10-31 | Lapis Semiconductor Co Ltd | 半導体メモリの基準電位発生回路及び半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4641081A (en) | 1987-02-03 |
| JPH0679262B2 (ja) | 1994-10-05 |
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