JPS60181865A - プロセツサ間結合方式 - Google Patents
プロセツサ間結合方式Info
- Publication number
- JPS60181865A JPS60181865A JP59037556A JP3755684A JPS60181865A JP S60181865 A JPS60181865 A JP S60181865A JP 59037556 A JP59037556 A JP 59037556A JP 3755684 A JP3755684 A JP 3755684A JP S60181865 A JPS60181865 A JP S60181865A
- Authority
- JP
- Japan
- Prior art keywords
- processor unit
- processor
- mode
- signal
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、低価格マルチパーソナリティシステムを実現
するプロセッサ間結合方式に関する。
するプロセッサ間結合方式に関する。
従来、情報処理システムは、そのシステムの持つ性能に
適合したプロセッサユニットを有し、そのネイティブな
言語で書かれたプログラムを実行している。
適合したプロセッサユニットを有し、そのネイティブな
言語で書かれたプログラムを実行している。
ところで、近年パーソナルコンピュータの普及と共に、
ハードウェア及び基本ソフトウェアの標準化がすすみ、
特定の機種のみならず、標準的な全てのシステムを対象
としたアプリケーションソフトウェアを製造メーカとは
別個のソフトウェアメーカが提供する様になって来た。
ハードウェア及び基本ソフトウェアの標準化がすすみ、
特定の機種のみならず、標準的な全てのシステムを対象
としたアプリケーションソフトウェアを製造メーカとは
別個のソフトウェアメーカが提供する様になって来た。
上記流通ソフトウェアは年々増加する傾向にアリ、ユー
ザは１台のマシンで従来のメーカ特有のアプリケーショ
ンソフトウェアに加え流通ソフトウェアが使えること、
あるいは数系統に分かれている流通ソフトウェアのうち
の一方を、又は全てを使えることを強く要望している。
ザは１台のマシンで従来のメーカ特有のアプリケーショ
ンソフトウェアに加え流通ソフトウェアが使えること、
あるいは数系統に分かれている流通ソフトウェアのうち
の一方を、又は全てを使えることを強く要望している。
もし、プロセッサユニット１個で上記マルチパーソナリ
ティを実現しようとした場合、以下に列挙する方式を採
ることが通常行なわれている。
ティを実現しようとした場合、以下に列挙する方式を採
ることが通常行なわれている。
（１）基本ソフトウェアにより、アプリケーションプロ
グラムをシステムで実行出来るかたちに変換する。
グラムをシステムで実行出来るかたちに変換する。
（２）単一プロセッサユニットで異なるプロセッサユニ
ットのネイティブ言語をシュミレートする。
ットのネイティブ言語をシュミレートする。
しかしながら、前者の方式は、アプリケーションプログ
ラムが汎用性のある高水準言語で書かれている場合に限
られ、互換性の観点で問題がある。又、後者の方式では
高い性能は望めないといった欠点を有していた。
ラムが汎用性のある高水準言語で書かれている場合に限
られ、互換性の観点で問題がある。又、後者の方式では
高い性能は望めないといった欠点を有していた。
本発明は上記欠点に鑑みてなされたものであり、性格の
異なる複数のプロセッサユニッｔｔ−有機的に結合し、
低価格マルチパーソナリティシステムを実現するプロセ
ッサ間結合方式を提供することを目的とする。
異なる複数のプロセッサユニッｔｔ−有機的に結合し、
低価格マルチパーソナリティシステムを実現するプロセ
ッサ間結合方式を提供することを目的とする。
本発明は上記目的を実現するため、入出力ディバイスを
共通とし、例えばメーカ特有のソフトウェア用に１個、
他目的のために１個という様に複数のプロセッサユニッ
トヲシステムに内蔵させ、それ全切換え動作させる構成
とした。
共通とし、例えばメーカ特有のソフトウェア用に１個、
他目的のために１個という様に複数のプロセッサユニッ
トヲシステムに内蔵させ、それ全切換え動作させる構成
とした。
このプロセッサ切換えのために、プロセッサモードが設
定される少くとも１個のフリップフロップ、及びこのフ
リップフロップが示す値に従がい、各プロセッサユニッ
トのうちの唯１個のリセットを解除するゲート群とを備
えた。上記フリップフロップを制御することにより、唯
１個のプロセッサユニットのリセットを解除し、このリ
セットが解除されたプロセッサユニットが他のプロセッ
サユニットと共通に使用されるバス（アドレス／データ
／スティタス・コントロール）を専有使用するものであ
る。
定される少くとも１個のフリップフロップ、及びこのフ
リップフロップが示す値に従がい、各プロセッサユニッ
トのうちの唯１個のリセットを解除するゲート群とを備
えた。上記フリップフロップを制御することにより、唯
１個のプロセッサユニットのリセットを解除し、このリ
セットが解除されたプロセッサユニットが他のプロセッ
サユニットと共通に使用されるバス（アドレス／データ
／スティタス・コントロール）を専有使用するものであ
る。
このことにより、動作しないプロセッサユニットの信号
がフローティング状態となり、複数のプロセッサユニッ
トの入出力信号を直結することが出来る。従って、余分
なドライバ／レシーバ回路が不用となり、低価格で高性
能なマルチパーソナリティシステムを実現することが出
来る。
がフローティング状態となり、複数のプロセッサユニッ
トの入出力信号を直結することが出来る。従って、余分
なドライバ／レシーバ回路が不用となり、低価格で高性
能なマルチパーソナリティシステムを実現することが出
来る。
以下、図面を使用して本発明に間し詳細に説明する。
第１図は本発明が実現される情報処理システムの構成列
を示すブロック図である。
を示すブロック図である。
図において、１，２はそれぞれ３２ピツトノくスを持つ
１６ビツトアーキテクチヤのマイクロプロセッサ、一般
的な１６ビツトノ（スを持つ１６ビツトアーキテクチヤ
のマイクロプロセッサである。以後の説明では便宜上前
者をプロセッサユニットＡ１後者をプロセッサユニット
Ｂと称する。これらプロセッサ二二ツ）Ａ、Ｂが持つア
ドレス・データバス及びスティタス・コントロールライ
ンはシステムコントロールユニット 続されている。５は上記プロセッサユニットＡが実行す
るマイクロプログラムが収納され、ＩＢＲＯＭであり、
ドライバ６を介し上記ＣＰＵ）くス４に接続される。
１６ビツトアーキテクチヤのマイクロプロセッサ、一般
的な１６ビツトノ（スを持つ１６ビツトアーキテクチヤ
のマイクロプロセッサである。以後の説明では便宜上前
者をプロセッサユニットＡ１後者をプロセッサユニット
Ｂと称する。これらプロセッサ二二ツ）Ａ、Ｂが持つア
ドレス・データバス及びスティタス・コントロールライ
ンはシステムコントロールユニット 続されている。５は上記プロセッサユニットＡが実行す
るマイクロプログラムが収納され、ＩＢＲＯＭであり、
ドライバ６を介し上記ＣＰＵ）くス４に接続される。
システムコントロールユニット３はプロセッサ切換えの
ための制御部、及び各プロセッサユニットによる主メモ
リ、入出力デノくイスのアクセス等の相異を吸収し、共
通１〜だ主メモリ、人出力デバイスアクセス手順に変換
する周辺ｆｉ制御部、そして入出力デノくイスとメモ１
ノ間のＤＭＡ転送を制御する制御部とから成る。従って
、このシステムコントロールユニットｓ−ｈ’−持つ１
６ビツト幅のメモリノ（スフには主メモ１）８及びプロ
セッサユニットＡがメモリアクセスを行なう際、アドレ
ス修飾を行なうために使用されるペースレジスタ群が、
又、８ビツトの入出カッ（ス１０には各種入出力インタ
ーフェースユニット１１〜１４が接続される。上記プロ
セッサユニットＡ−Ｂ（ｚ＋２）は上記主メモ１ノ８及
び上記入出力インターフェースユニット１１〜１４を介
して接続される入出力デノくイス（図示せず）を共有使
用する。
ための制御部、及び各プロセッサユニットによる主メモ
リ、入出力デノくイスのアクセス等の相異を吸収し、共
通１〜だ主メモリ、人出力デバイスアクセス手順に変換
する周辺ｆｉ制御部、そして入出力デノくイスとメモ１
ノ間のＤＭＡ転送を制御する制御部とから成る。従って
、このシステムコントロールユニットｓ−ｈ’−持つ１
６ビツト幅のメモリノ（スフには主メモ１）８及びプロ
セッサユニットＡがメモリアクセスを行なう際、アドレ
ス修飾を行なうために使用されるペースレジスタ群が、
又、８ビツトの入出カッ（ス１０には各種入出力インタ
ーフェースユニット１１〜１４が接続される。上記プロ
セッサユニットＡ−Ｂ（ｚ＋２）は上記主メモ１ノ８及
び上記入出力インターフェースユニット１１〜１４を介
して接続される入出力デノくイス（図示せず）を共有使
用する。
第２図は第１図におけるシステムコントロールユニット
ｌの内部構成のうちプロセッサユニットの切換え制御を
行なう部分のみを抽出して示した回路実施列でめる。
ｌの内部構成のうちプロセッサユニットの切換え制御を
行なう部分のみを抽出して示した回路実施列でめる。
図中、第１図と同一番号の付されたブロックは第１図の
それと同様とする。図において、３１はＤタイプフリッ
プであり、プロセッサモードが設定される。即ち、Ｄ入
力端子にはｃｐυパス４を介しプロセッサユニットＡ−
Ｂよりプロセッサモード（ＤＡＴ）が、又、ＣＬＫ入力
端子には後述する制御部３４よりライトストローブ信号
（甘）が供給される。３２．３３はノアゲートである。
それと同様とする。図において、３１はＤタイプフリッ
プであり、プロセッサモードが設定される。即ち、Ｄ入
力端子にはｃｐυパス４を介しプロセッサユニットＡ−
Ｂよりプロセッサモード（ＤＡＴ）が、又、ＣＬＫ入力
端子には後述する制御部３４よりライトストローブ信号
（甘）が供給される。３２．３３はノアゲートである。
ノアゲート３２．３３の一方の入力端子へはシステムへ
の電源投入時生成出力されるパワーＯＮクリア信号（Ｐ
ＰＣＬＲ）が共通に供給されており、他方の入力端子へ
はそれぞれＤタイプフリップフロップ３１のＱ出力であ
るモードＢ信号（ＢｕｏＤ）、Ｑ出力であるモードＡ信
号（Ａ Ｖ、ＯＤ）が供給されている。ここで論理条件
のとられた出力は、それぞれプロセッサユニットＡ−Ｂ
が持つリセット入力端子（Ｒ）へ供給される。３４は各
種制御部であって、本発明と直接関係するところでは上
記フリッププロップ３ノのＣＬＫ端子に対しライトスト
ローブ信号（ＷＲＴ） ’ｉ生成出力する。プロセッサ
ユニット１．２のアドレス・データバス、スティタス・
コントロールイキ号ライン（以降、単にバス信号ト称ス
ル）はシステムコントロールユニット旦のＣＰＵバス４
に直結されている。
の電源投入時生成出力されるパワーＯＮクリア信号（Ｐ
ＰＣＬＲ）が共通に供給されており、他方の入力端子へ
はそれぞれＤタイプフリップフロップ３１のＱ出力であ
るモードＢ信号（ＢｕｏＤ）、Ｑ出力であるモードＡ信
号（Ａ Ｖ、ＯＤ）が供給されている。ここで論理条件
のとられた出力は、それぞれプロセッサユニットＡ−Ｂ
が持つリセット入力端子（Ｒ）へ供給される。３４は各
種制御部であって、本発明と直接関係するところでは上
記フリッププロップ３ノのＣＬＫ端子に対しライトスト
ローブ信号（ＷＲＴ） ’ｉ生成出力する。プロセッサ
ユニット１．２のアドレス・データバス、スティタス・
コントロールイキ号ライン（以降、単にバス信号ト称ス
ル）はシステムコントロールユニット旦のＣＰＵバス４
に直結されている。
以下、本発明実施例の動作につき詳細に述べる。まず、
初期状態において、フリップフロップ３１は外部より到
来するクリア信号（ＰＣＬＲ）Ｋ従がい、プロセッサユ
ニット１が動作するモードＡ状態（Ａｕｃ）ｏ）にセッ
トされる。モードＡ及びモードＢ信号（Ａ／Ｂ ＋ｔＯ
Ｄ）は、それぞれプロセッサユニット１及びプロセッサ
ユニット２のリセット入力端子（ＬＯＷ”レベルでアク
ティブ）に、ノアゲー）、９２．、？Ｊ全介して接続さ
れていることは上述したとおりである。
初期状態において、フリップフロップ３１は外部より到
来するクリア信号（ＰＣＬＲ）Ｋ従がい、プロセッサユ
ニット１が動作するモードＡ状態（Ａｕｃ）ｏ）にセッ
トされる。モードＡ及びモードＢ信号（Ａ／Ｂ ＋ｔＯ
Ｄ）は、それぞれプロセッサユニット１及びプロセッサ
ユニット２のリセット入力端子（ＬＯＷ”レベルでアク
ティブ）に、ノアゲー）、９２．、？Ｊ全介して接続さ
れていることは上述したとおりである。
いま、モードＢ信号（Ｂ ｕｏｏ）はｌｌＬＯｗ″レベ
ルとなっており、従がってプロセッサユニット２はリセ
ットされており、プロセッサユニットＩと直接接続され
ているバス、コントロール信号はフローティング状態（
ｏｐｇｕ）になっている。又、モードＡ信号（Ａ ｕｏ
ｏ）は”ＨＩＧＥ（”レベルとなっており、従がって、
プロセッサユニット１はリセットが解除され、このプロ
セッサユニットｌがＣ’ＰＵバスマスタとなり動作を開
始する。
ルとなっており、従がってプロセッサユニット２はリセ
ットされており、プロセッサユニットＩと直接接続され
ているバス、コントロール信号はフローティング状態（
ｏｐｇｕ）になっている。又、モードＡ信号（Ａ ｕｏ
ｏ）は”ＨＩＧＥ（”レベルとなっており、従がって、
プロセッサユニット１はリセットが解除され、このプロ
セッサユニットｌがＣ’ＰＵバスマスタとなり動作を開
始する。
プロセッサユニット１は何等かの理由によりモード切換
えの必要が生じた場合、上記フリップフロップ、ｑＺの
内容を−ｉ）換える。即ち、 ＣＰＵバス４を介しプ占
セッサ切換えのためのデータ（ＤＡＴ）ｙｋ与え、制御
部３４より発せられるライトストローブ信号（ＷＲＴ）
の到来を待って、モードＡ信号を＠ Ｌ ＯＷ ＊レベ
ル、モードＢ信号をＩ（ＩＧ鹸ワレベルする。
えの必要が生じた場合、上記フリップフロップ、ｑＺの
内容を−ｉ）換える。即ち、 ＣＰＵバス４を介しプ占
セッサ切換えのためのデータ（ＤＡＴ）ｙｋ与え、制御
部３４より発せられるライトストローブ信号（ＷＲＴ）
の到来を待って、モードＡ信号を＠ Ｌ ＯＷ ＊レベ
ル、モードＢ信号をＩ（ＩＧ鹸ワレベルする。
このことにより、ノアゲート３３を介しプロセッサユニ
ットＡのリセットがアクティブとなり、バス、コントロ
ール信号をフローティングの状態に設定する。そして、
プロセッサユニットＢのリセットが解除され、プロセッ
サユニットＢがＣＰＵバスマスタとして動作可１１社状
！夷となる。
ットＡのリセットがアクティブとなり、バス、コントロ
ール信号をフローティングの状態に設定する。そして、
プロセッサユニットＢのリセットが解除され、プロセッ
サユニットＢがＣＰＵバスマスタとして動作可１１社状
！夷となる。
尚、ＢモードからＡモードへの切換えも上記と同様にな
されるものであり、ここでは！しく複を避ける意味で説
明を省略する。
されるものであり、ここでは！しく複を避ける意味で説
明を省略する。
以上説明のｙ口く本発明によれば、６４ｒ作しないプロ
セッサユニットの（ｇ号がブローティング状態となり、
従って仮数のプロセッサユニットの入出力信号を直結す
ることが出来る。従がって、余分なドライバ／レシーバ
回路が不用となり、低価格で高性能なマルチパーソナリ
ティシステムを実現することが出来る。
セッサユニットの（ｇ号がブローティング状態となり、
従って仮数のプロセッサユニットの入出力信号を直結す
ることが出来る。従がって、余分なドライバ／レシーバ
回路が不用となり、低価格で高性能なマルチパーソナリ
ティシステムを実現することが出来る。
第１図は本発明がり４現される情報処理システムの構成
ド１］を示すブロック図、第２図は第１図におけるシス
テムコントロールユニットの内部構成のうち、プロセッ
サユニットの切換え制御を行なう部分のみ抽出して示し
た回路実／ＩｆＩ的である。 １，２・・・プロセッサユニットＡ−Ｂ、、？・・・シ
ステムコントロールユニツ）（ＳＣＵ）％ ４・・・Ｃ
ＰＵバス、３１・・・Ｄタイプフリップフロップ、３２
、３ｇ・・・ノアゲート、３４・・・制御部。 出願人代理人 弁理士 鈴 江 武 彦第１図
ド１］を示すブロック図、第２図は第１図におけるシス
テムコントロールユニットの内部構成のうち、プロセッ
サユニットの切換え制御を行なう部分のみ抽出して示し
た回路実／ＩｆＩ的である。 １，２・・・プロセッサユニットＡ−Ｂ、、？・・・シ
ステムコントロールユニツ）（ＳＣＵ）％ ４・・・Ｃ
ＰＵバス、３１・・・Ｄタイプフリップフロップ、３２
、３ｇ・・・ノアゲート、３４・・・制御部。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (1)
- 一時にいずれか１個のみが有効となって、それぞれにリ
セット入力を有する少くとも、２個のプロセッサユニッ
トがバスを介して共通に接続されて成る情報処理システ
ムにおいて、上記側々のプロセッサユニットによりセッ
ト／リセットされる少くとも１個のフリップフロップを
備え、このフリップフロップの示す値に従がい対応する
唯１個のプロセッサユニットのリセットを解除し、この
リセットが解除された唯１個のプロセッサユニットが他
のプロセッサユニットと共通に使用している上記パスを
専有使用することを特徴とするプロセッサ間結合方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037556A JPS60181865A (ja) | 1984-02-29 | 1984-02-29 | プロセツサ間結合方式 |
| KR1019850001042A KR900002438B1 (ko) | 1984-02-29 | 1985-02-19 | 프로세서간 결합방식 |
| US07/170,103 US4947478A (en) | 1984-02-29 | 1988-03-11 | Switching control system for multipersonality computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037556A JPS60181865A (ja) | 1984-02-29 | 1984-02-29 | プロセツサ間結合方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60181865A true JPS60181865A (ja) | 1985-09-17 |
Family
ID=12500786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037556A Pending JPS60181865A (ja) | 1984-02-29 | 1984-02-29 | プロセツサ間結合方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181865A (ja) |
-
1984
- 1984-02-29 JP JP59037556A patent/JPS60181865A/ja active Pending
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