JPS60183761A - 厚膜多層回路基板 - Google Patents
厚膜多層回路基板Info
- Publication number
- JPS60183761A JPS60183761A JP59038776A JP3877684A JPS60183761A JP S60183761 A JPS60183761 A JP S60183761A JP 59038776 A JP59038776 A JP 59038776A JP 3877684 A JP3877684 A JP 3877684A JP S60183761 A JPS60183761 A JP S60183761A
- Authority
- JP
- Japan
- Prior art keywords
- thick film
- layer
- circuit
- insulating substrate
- circuit conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
- H10W70/635—Through-vias
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、テレビやビデオテープレコーダーなどに用い
ることのできる厚膜多層回路基板に関するものである。
ることのできる厚膜多層回路基板に関するものである。
（従来例の構成とその問題点）
近年、電子機器の軽薄短小化に対する要求はますます増
大し、そオんにともなって電子回路の高）１７度化が重
要な１ｉｌｌ１題となって来ている。電子回路の高密度
化は、それを構成する回路基板の高密度化、とりわけ多
層配線化が必要不可欠であり、昨今いろいろな多層配線
板が試みられている。
大し、そオんにともなって電子回路の高）１７度化が重
要な１ｉｌｌ１題となって来ている。電子回路の高密度
化は、それを構成する回路基板の高密度化、とりわけ多
層配線化が必要不可欠であり、昨今いろいろな多層配線
板が試みられている。
ところで、多層回路基板として、セラミック絶縁基板上
にメタルグレーズ系のベーストを印刷、焼成して導体層
や抵抗体層を形成し、これらとガラスペース１−を組み
合わせて多層配線化したいわゆる厚膜多層回路基板がビ
デオテープレコーダーをはじめとして多くの電子機器に
採用されて来つつある。この厚膜釜Ｒり回路基板は、一
般に第１図に示す構成のものであり１図において、■は
セラミック絶縁基板、２ａ、２ｂ、２ｃ、２ｄは厚膜回
路導体層、３ａ 、 ３ｂはガラス系絶縁体層、４ａ
、 ４ｂはバイヤホールを通して各導体層間を接続した
部分、５は絶ね基板ｌに設けた貫通孔を通して基板両面
の名導体Ａ’ｌＪ間を接続したスルホール、６は厚膜抵
抗体ＪＰ）である。
にメタルグレーズ系のベーストを印刷、焼成して導体層
や抵抗体層を形成し、これらとガラスペース１−を組み
合わせて多層配線化したいわゆる厚膜多層回路基板がビ
デオテープレコーダーをはじめとして多くの電子機器に
採用されて来つつある。この厚膜釜Ｒり回路基板は、一
般に第１図に示す構成のものであり１図において、■は
セラミック絶縁基板、２ａ、２ｂ、２ｃ、２ｄは厚膜回
路導体層、３ａ 、 ３ｂはガラス系絶縁体層、４ａ
、 ４ｂはバイヤホールを通して各導体層間を接続した
部分、５は絶ね基板ｌに設けた貫通孔を通して基板両面
の名導体Ａ’ｌＪ間を接続したスルホール、６は厚膜抵
抗体ＪＰ）である。
しかしこのように構成された／’Ｘ膜多層回路基板では
、厚膜抵抗体Ｒ４がガラス絶縁体層−１−に形成さｈで
いるために、以下のような不都合な点があった。
、厚膜抵抗体Ｒ４がガラス絶縁体層−１−に形成さｈで
いるために、以下のような不都合な点があった。
１） 抵抗体坑成時に、ガラス成分が抵抗体層に拡散し
抵抗−値の精度が低下する。
抵抗−値の精度が低下する。
２）下層の１！！ｌ路ノリ体層の影響でガラス絶廊体層
の表面に凹凸か生し、その−１−に形成するジノ（抗体
Ｗｉの抵抗値イ’１７ ）’Ｕが、ｌ）るく、１代抗（
４（層の小面［、′ｊ化か図りにくい。
の表面に凹凸か生し、その−１−に形成するジノ（抗体
Ｗｉの抵抗値イ’１７ ）’Ｕが、ｌ）るく、１代抗（
４（層の小面［、′ｊ化か図りにくい。
；）） 抵抗体層のレーザー１〜リミンクにＪｌいて、
ガラス絶縁体層を介しＣドＪ１・１に形成さ、Ｉシごい
る回ｙ８導体層に損（Ｍか生しやずく、’ｖ’（ｆ、
−Ｊ ”７ａ回路設計の白山度が小さくなる。
ガラス絶縁体層を介しＣドＪ１・１に形成さ、Ｉシごい
る回ｙ８導体層に損（Ｍか生しやずく、’ｖ’（ｆ、
−Ｊ ”７ａ回路設計の白山度が小さくなる。
（発明の目的）
本発明の目的は、ノブ膜抵抗体Ｒ’ｌの抵抗値精１庵に
すぐれたノブ膜多層回路Ｊ、ｌ； Ｉゾを提供すること
である。
すぐれたノブ膜多層回路Ｊ、ｌ； Ｉゾを提供すること
である。
（発明の構成）
本発明は、セラミックＲ７（Ａ Ｍ＜ ｊＪｙ’板の一
方の３＝面上にＪ−ｆ膜回路導体層とＰｊ、 ｌｌＧ４
４層５抗体層とからなる抵抗回路を設け、他方の主面」
二に厚膜回路導体層とパイヤポールを設けたガラス絶縁
体Ｊｆ’ｌとを交互に積層し、ハイヤボールを通して回
路導体Ｊ’ｊ）ｌの層間を接続してなる多層回路を設け
、かつ、セラミック絶縁基板に設けた貫通孔を導通比し
て抵抗回路と多Ｒり回路とを電気的に接続したものであ
り、これにより高精度の抵抗体層を有する厚膜多Ｌ′り
回路基板が実現できるものである。
方の３＝面上にＪ−ｆ膜回路導体層とＰｊ、 ｌｌＧ４
４層５抗体層とからなる抵抗回路を設け、他方の主面」
二に厚膜回路導体層とパイヤポールを設けたガラス絶縁
体Ｊｆ’ｌとを交互に積層し、ハイヤボールを通して回
路導体Ｊ’ｊ）ｌの層間を接続してなる多層回路を設け
、かつ、セラミック絶縁基板に設けた貫通孔を導通比し
て抵抗回路と多Ｒり回路とを電気的に接続したものであ
り、これにより高精度の抵抗体層を有する厚膜多Ｌ′り
回路基板が実現できるものである。
（実施１〈１の説明）
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第２図は、本発明の一実施例における厚膜多層回路ノ、
（仮の断面を、示したものである。第２図において、７
はセラミックｊ′色縁基（反、８は基ｔＪｉ、に設けた
貫通孔を通して基板両面の各Ｊ４体層間を接続したスル
ホール、９ａ、 Ｏｂ、 ９ｃ、 ９ｄはそれぞれ各Ｊ
：ｊＬＪの厚膜回路心棒Ｒ’Ｊ、１０は厚膜Ｊｉｇ抗体
層、１１ａ。
（仮の断面を、示したものである。第２図において、７
はセラミックｊ′色縁基（反、８は基ｔＪｉ、に設けた
貫通孔を通して基板両面の各Ｊ４体層間を接続したスル
ホール、９ａ、 Ｏｂ、 ９ｃ、 ９ｄはそれぞれ各Ｊ
：ｊＬＪの厚膜回路心棒Ｒ’Ｊ、１０は厚膜Ｊｉｇ抗体
層、１１ａ。
１１ｂは各層のガラス系絶縁体層、１２ａ、 １２ｂは
ガラス絶縁体層に設けたパイヤホールを通して各導体層
間を導通した部分である。
ガラス絶縁体層に設けたパイヤホールを通して各導体層
間を導通した部分である。
以−１−のように構成された本実施例の厚膜多層回路〕
＆板について以下その詳細を説明する。まず、アルミナ
などのセラミック絶縁基板７の一方の主面上に銀や銀−
パラジウムから成るメタルグレーズ系の厚膜回ｊ′８導
体層１」ａと、同一面−１−に酸化ルテニウムから成る
厚１侠抵抗体層１０をベーン、トの印刷、高温焼成によ
り形成する。セラミック絶縁基板７のもう一方の−ｉ：
、面には、銀や銀−パラジウムから成るメタルクレーズ
系のｔｌｉ ＋＋；ｐ回路導体層９１３．９Ｃ。
＆板について以下その詳細を説明する。まず、アルミナ
などのセラミック絶縁基板７の一方の主面上に銀や銀−
パラジウムから成るメタルグレーズ系の厚膜回ｊ′８導
体層１」ａと、同一面−１−に酸化ルテニウムから成る
厚１侠抵抗体層１０をベーン、トの印刷、高温焼成によ
り形成する。セラミック絶縁基板７のもう一方の−ｉ：
、面には、銀や銀−パラジウムから成るメタルクレーズ
系のｔｌｉ ＋＋；ｐ回路導体層９１３．９Ｃ。
９ｄと、カラスを主成分とした絶縁体Ｊ：１１１ａ、
ｊｌｂを交互に積た１し、ガラス絶縁体層ｌｅａ、 ｌ
１１）に設けたパイヤポールを通して層間の回路導体層
９ｂ、 ９ｃ。
ｊｌｂを交互に積た１し、ガラス絶縁体層ｌｅａ、 ｌ
１１）に設けたパイヤポールを通して層間の回路導体層
９ｂ、 ９ｃ。
９ｄをそれぞれ相ノＪ：接続する導通部１２ａ、 １２
ｂを形成する。さらにセラミック絶縁基板７に設けた貫
通孔に／４４層を充填してスルホール８を形成し、厚膜
抵抗回路と各層の厚１瑛回路導体層とを電気的に接続す
る。
ｂを形成する。さらにセラミック絶縁基板７に設けた貫
通孔に／４４層を充填してスルホール８を形成し、厚膜
抵抗回路と各層の厚１瑛回路導体層とを電気的に接続す
る。
なお本実施例においては、Ｊｌ、−述したように回路導
体層敬で４層の多層回路基板を（１育成したが、本発明
ては回路導体層の層数は限定されるものではなく、任意
の層数を有する厚１１λ多層回路基板に適用できるもの
である。
体層敬で４層の多層回路基板を（１育成したが、本発明
ては回路導体層の層数は限定されるものではなく、任意
の層数を有する厚１１λ多層回路基板に適用できるもの
である。
（発明の効果）
以」二の説明から明らかなように、本発明はセラミック
絶縁基板の一主面上に主として厚膜抵抗回路を形成し、
他方の主面」二に厚膜回路導体層とカラス絶縁体層とを
交互に積層して厚膜多層回路を形成した厚膜多層回路基
板であり、厚膜抵抗体層がＩド滑性に富んだセラミック
絶縁凸板上に直接形成されるため、抵抗値の精度が極め
てｉｌ’ｆｉ ＜、従ってＪｊＵ抗体の小面積化がはか
れるとともに、従来例のように抵抗体層へのガラス成分
の拡散が起らないため抵抗値が安定化し、かつ下層導体
Ｗ１の損傷もないことから回路設計の白山度が増大する
などのすぐれた効果を右するものである。
絶縁基板の一主面上に主として厚膜抵抗回路を形成し、
他方の主面」二に厚膜回路導体層とカラス絶縁体層とを
交互に積層して厚膜多層回路を形成した厚膜多層回路基
板であり、厚膜抵抗体層がＩド滑性に富んだセラミック
絶縁凸板上に直接形成されるため、抵抗値の精度が極め
てｉｌ’ｆｉ ＜、従ってＪｊＵ抗体の小面積化がはか
れるとともに、従来例のように抵抗体層へのガラス成分
の拡散が起らないため抵抗値が安定化し、かつ下層導体
Ｗ１の損傷もないことから回路設計の白山度が増大する
などのすぐれた効果を右するものである。
第１図は、従来の厚膜多層回路基板の断面図、第２図は
、本発明の一実施例の厚膜多層回路基板の断面図である
。 ７・・・セラミック絶縁基板、 ８ ・・・スルホール
、９ａ、 ９ｂ、 ９ｃ、 ９ｄ ”’厚膜回路導体層
、１０ ・・・厚膜抵抗体層、ｌｌａ、 ｌｌｂ・・・
ガラス絶縁体層、１２ａ、 １２ｂ・・パイヤホールを
通して回路導体層間を接続した導通部。 特許出願人 松下電器産業株式会社 第１図 ？１３２図
、本発明の一実施例の厚膜多層回路基板の断面図である
。 ７・・・セラミック絶縁基板、 ８ ・・・スルホール
、９ａ、 ９ｂ、 ９ｃ、 ９ｄ ”’厚膜回路導体層
、１０ ・・・厚膜抵抗体層、ｌｌａ、 ｌｌｂ・・・
ガラス絶縁体層、１２ａ、 １２ｂ・・パイヤホールを
通して回路導体層間を接続した導通部。 特許出願人 松下電器産業株式会社 第１図 ？１３２図
Claims (1)
- セラミック絶縁基板の一方の主面上に厚膜回路導体層と
厚膜抵抗体層とからなる厚膜抵抗回路を設け、前記セラ
ミック絶縁基板の他方の主面」二に厚膜回路導体層とパ
イヤポールを右するガラス系絶縁体層とを交互に積層し
、前記バイヤホールを通して回路導体層の層間を接続し
てなる厚膜多ノ、り回路を設け、かつ、前記セラミック
絶ｕｉ ；Ｌ！＋板に設けられた貫通孔を通して前記厚
膜抵抗回路とＪｑ、 Ｍｔ多層回路とを電気的に接続し
てなることを特徴どする厚膜多層回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038776A JPS60183761A (ja) | 1984-03-02 | 1984-03-02 | 厚膜多層回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038776A JPS60183761A (ja) | 1984-03-02 | 1984-03-02 | 厚膜多層回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60183761A true JPS60183761A (ja) | 1985-09-19 |
Family
ID=12534692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038776A Pending JPS60183761A (ja) | 1984-03-02 | 1984-03-02 | 厚膜多層回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183761A (ja) |
-
1984
- 1984-03-02 JP JP59038776A patent/JPS60183761A/ja active Pending
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