JPS60186116A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS60186116A JPS60186116A JP59042333A JP4233384A JPS60186116A JP S60186116 A JPS60186116 A JP S60186116A JP 59042333 A JP59042333 A JP 59042333A JP 4233384 A JP4233384 A JP 4233384A JP S60186116 A JPS60186116 A JP S60186116A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- clock
- loop
- reference signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は所定の基準信号に位相同期して互に非整数倍関
係の周波数を有するクロックパルスを得るＰＩ、Ｌ回路
に関する。
係の周波数を有するクロックパルスを得るＰＩ、Ｌ回路
に関する。
背景技術とその問題点
所定の基準信号（例えば１５．６２５ ＫＨｚの水平同
期信号）に位相同期して例えば２０ ＭＨｚと１６ＭＨ
ｚのような互に非整数倍関係の周波数を持つクロックパ
ルスを形成するには、一般には独立した２つのＰＬＬ回
路を並列的に用い、夫々においてＶＣＯ（電圧制御発振
器）の発振周波数を異ならせている。また入力基準信号
に同期した一つのｌ） Ｌ Ｌ回路の出力を分周して別
の基準信号を作成し、これに同期してもう一つのＰＬＬ
回路を動作させるような縦夕ｊ的構成が採られる場合も
ある。こわらの初数のＰＬＬを用いた系は構成が複雑で
コスト高となる。また上述の後者の方式では各ループご
とのジッターが蓄積さ第１、全ての出力クロックパルス
を入力基準信号にジッターなくロックさせることは困難
である。
期信号）に位相同期して例えば２０ ＭＨｚと１６ＭＨ
ｚのような互に非整数倍関係の周波数を持つクロックパ
ルスを形成するには、一般には独立した２つのＰＬＬ回
路を並列的に用い、夫々においてＶＣＯ（電圧制御発振
器）の発振周波数を異ならせている。また入力基準信号
に同期した一つのｌ） Ｌ Ｌ回路の出力を分周して別
の基準信号を作成し、これに同期してもう一つのＰＬＬ
回路を動作させるような縦夕ｊ的構成が採られる場合も
ある。こわらの初数のＰＬＬを用いた系は構成が複雑で
コスト高となる。また上述の後者の方式では各ループご
とのジッターが蓄積さ第１、全ての出力クロックパルス
を入力基準信号にジッターなくロックさせることは困難
である。
また別の方式として所要の非整叡倍の周波数関係を有す
るクロックの最大公倍数の周波数でＶＣＯを発振させ、
その発振出力（例えｕ ８０ ＭＨｚ ）を分周して一
方の周波Ｒ（例えば２０ ＭＨｚ ）のクロックを取出
すと共に、このクロックを更に分周してＰ Ｌ Ｌの位
相比較器に与えてループを４ノ、γ成する一方で、■Ｃ
Ｏの出力をループ外に分岐して別の分周比の分周器で分
周して他方の周Ｖ数（例えば１６ Ｍ、１−１ｚ ）の
クロックを得る方式も知られている。この坊）合１（は
Ｐ Ｌ Ｌ回路は１つて良いが、ループ外に分周器を弓
９けるＩピ要があり、ループ内の分１．’ｉ（器から増
出すクロックは括準信号に位相同期するが、ループ外に
分岐さ、１１た分周？！′≧から取出ずクロックはその
位相が法準Ｑ告とは無は！係さなる（゛市源投入ごとに
変化する）。このため基準信号１こよるリセット手段を
設Ｈなけばならない不都合がある。
るクロックの最大公倍数の周波数でＶＣＯを発振させ、
その発振出力（例えｕ ８０ ＭＨｚ ）を分周して一
方の周波Ｒ（例えば２０ ＭＨｚ ）のクロックを取出
すと共に、このクロックを更に分周してＰ Ｌ Ｌの位
相比較器に与えてループを４ノ、γ成する一方で、■Ｃ
Ｏの出力をループ外に分岐して別の分周比の分周器で分
周して他方の周Ｖ数（例えば１６ Ｍ、１−１ｚ ）の
クロックを得る方式も知られている。この坊）合１（は
Ｐ Ｌ Ｌ回路は１つて良いが、ループ外に分周器を弓
９けるＩピ要があり、ループ内の分１．’ｉ（器から増
出すクロックは括準信号に位相同期するが、ループ外に
分岐さ、１１た分周？！′≧から取出ずクロックはその
位相が法準Ｑ告とは無は！係さなる（゛市源投入ごとに
変化する）。このため基準信号１こよるリセット手段を
設Ｈなけばならない不都合がある。
発明の目的
不発明は上述の問題にかんがみてなさねたものであって
、１ループ構成でしかもループ外に分周器を分岐させな
くても非駆政倍の周波数関係のクロックがイυられるＰ
ＬＬ回路を提供することを目的とする。
、１ループ構成でしかもループ外に分周器を分岐させな
くても非駆政倍の周波数関係のクロックがイυられるＰ
ＬＬ回路を提供することを目的とする。
発明の概要
本発明は人力基準信号に同期して相互に非整数倍関係の
周波数を持つ代数の所望出力をイ（＃るＰＬＬ回路であ
って、複数の並グリな分周器を用いて’「？’；。
周波数を持つ代数の所望出力をイ（＃るＰＬＬ回路であ
って、複数の並グリな分周器を用いて’「？’；。
圧制御発振器の発振出力を分周して分局比と同じチュー
ティー比を有する上記ｌツｆ望出力をイ！するようにし
、各分周器の出力のアンドをさって、このアンド出力に
応じたパルスと上記入力基準信号吉の位相比較情報に基
いて上記’Ｉｔ Ｉｆ ？ｌｉｌ制御発制御発発器出力
を制御するように構成したものである。この精；゛成ｌ
こより、簡単な回路で確実に位相同＋１Ｊｌｌ出力が得
られる。
ティー比を有する上記ｌツｆ望出力をイ！するようにし
、各分周器の出力のアンドをさって、このアンド出力に
応じたパルスと上記入力基準信号吉の位相比較情報に基
いて上記’Ｉｔ Ｉｆ ？ｌｉｌ制御発制御発発器出力
を制御するように構成したものである。この精；゛成ｌ
こより、簡単な回路で確実に位相同＋１Ｊｌｌ出力が得
られる。
実施例
以下本発明を構成を実施例の図面を参照して説明する。
デ１図は本発明の基不原理を示すＰ ｉ、 ｉ、回路の
相誤差電圧）をローパスフィルター２を通じてＶ２Ｏ３
に与えてその発振周波数を匍ｊ刹ｌして出力周波数ｆ。
相誤差電圧）をローパスフィルター２を通じてＶ２Ｏ３
に与えてその発振周波数を匍ｊ刹ｌして出力周波数ｆ。
を傅ている。周波数ｆｏは非亨叡倍のｍ３波数関係にあ
る／９ｉ 安の機紗飼のクロックパルスについての最小
公倍数にユ“ポらばれている。
る／９ｉ 安の機紗飼のクロックパルスについての最小
公倍数にユ“ポらばれている。
ＶＣＩＣＪ乙の出力は分周比が１／Ｎ１．１／Ｎ２、・
・・・・・・・１ ／Ｎ ｎの分１．’、（ｆ、？’Ｈ
４ａ、 ４ ｂｌ・・・・・・・・・・・・・・４ｎに
並列的に与えらＩ７、これらの出力からｆ。／Ｎｌ、ｆ
ｏ ／ Ｎ ２．、。
・・・・・・・１ ／Ｎ ｎの分１．’、（ｆ、？’Ｈ
４ａ、 ４ ｂｌ・・・・・・・・・・・・・・４ｎに
並列的に与えらＩ７、これらの出力からｆ。／Ｎｌ、ｆ
ｏ ／ Ｎ ２．、。
・・・・・・・・・ （ｏ／Ｎｎの非％％Ｍ倍ｉ３Ａ係
の周波数を有するＲｒ夢のクロックパルスが得られる。
の周波数を有するＲｒ夢のクロックパルスが得られる。
なおこれらの分周器４ａ、４ｂ・・・・・・・・・・・
・・・・４ｎ の出力のチューティ比は１／Ｎ１．１／
Ｎ２・・・・・・・・・・・・・・・１／Ｎｎである。
・・・・４ｎ の出力のチューティ比は１／Ｎ１．１／
Ｎ２・・・・・・・・・・・・・・・１／Ｎｎである。
ずなわちＶＯＯ３の出力ｆ。の一周期分のみのパルス出
力が各分周器から導出される。一般にはこのような出力
はキャリー出力と称されている。
力が各分周器から導出される。一般にはこのような出力
はキャリー出力と称されている。
分周器４ａ、４ｂ・・・・・・・・・・・・・・・４ｎ
の出力はアンドゲート５に与えられ、アンド論理出力が
形成される。
の出力はアンドゲート５に与えられ、アンド論理出力が
形成される。
この出力の周波数は、Ｎ１、Ｎ２・−・・・・−・・・
−・・・・Ｎｎの最小公倍数をＬとしたときｆ。／Ｌと
なる。アンドゲート５の出力は１ ／ＩＶＩ 分周器６
で分周され、入力基準イｈ号の）Ｍ波数ｆＨと同じ周波
数ｆ１： ”” ｆ（、／ＬＭが形成される。この信号
輸は位相比較器１に与えられＰＬＬ回路のループが構成
される。
−・・・・Ｎｎの最小公倍数をＬとしたときｆ。／Ｌと
なる。アンドゲート５の出力は１ ／ＩＶＩ 分周器６
で分周され、入力基準イｈ号の）Ｍ波数ｆＨと同じ周波
数ｆ１： ”” ｆ（、／ＬＭが形成される。この信号
輸は位相比較器１に与えられＰＬＬ回路のループが構成
される。
ｉ８１図のＰＬＬ回路で入力基準１百号ｆＨと内部パル
スｆ１１ とが位４目同期した状ｆ１ｉ目で、−「−１
分１＋！ｊ 壜’＋：１４ａ、４ｂ・・・・・・・・・
・・・・・・４ｎから基準イ菖号（Ｈに位相同期し且つ
互に非祭数倍関ｉ：ｒ＝、の所望のクロック″″ス’ｏ
／ Ｎ１ 、ｆ（３／ Ｎ２−＝・＝・・＝・・□・１
ｏ／ Ｎｎが得られる。
スｆ１１ とが位４目同期した状ｆ１ｉ目で、−「−１
分１＋！ｊ 壜’＋：１４ａ、４ｂ・・・・・・・・・
・・・・・・４ｎから基準イ菖号（Ｈに位相同期し且つ
互に非祭数倍関ｉ：ｒ＝、の所望のクロック″″ス’ｏ
／ Ｎ１ 、ｆ（３／ Ｎ２−＝・＝・・＝・・□・１
ｏ／ Ｎｎが得られる。
従って第゛１図の構成によれば、１つのＰ Ｌ Ｌルー
プで’Ｄｉ＆の非整数倍関係のクロックパルスが、分周
器をループ外に分岐させずにイＪ４らＩ７る。
プで’Ｄｉ＆の非整数倍関係のクロックパルスが、分周
器をループ外に分岐させずにイＪ４らＩ７る。
得られたクロックパルスはＰ Ｌ Ｌループに、にって
入力基準信号ｆＨに位相間Ｊひ１しているから、各分周
器４ａ、４ｂ・・・・・・・・・・・・・・・４ｎ を
基弗信号でリセットする必要もない。
入力基準信号ｆＨに位相間Ｊひ１しているから、各分周
器４ａ、４ｂ・・・・・・・・・・・・・・・４ｎ を
基弗信号でリセットする必要もない。
第２図は第１図の回路について具体的定数を与えた一実
施例で、第６図は第２図の！ＩＩＩ］作タイムチャート
である。入力基準信号ｆＩ（（ｊ３Ｒ３３ｎ）は１５．
６２５ ＫＨｚ （水平走イし周波数）で、所望クロッ
クは２０ ｆＶＩＨｚ 、 １６ Ｍｌ−１，ｚ及び４
ＭＩ−ＩＺである。ＶＣ’０３の発掘ｊＭ波数ｆ。は１
６ Ｍｉミノと２０ ＭＨｚとの最小公倍数で第６図Ｂ
に示すように８０λ４１１ｚ である。分周器４ａ、４
ｂは夫夫１１５．１／４の分周を行い、第６図Ｃ及びＤ
のｙｌｌ＜にｆ。の一周期分の分周出力ｆ。１５（１６
ＭＨｚ ） 、（ｏ／ ４ （２０ＭＨｚ ）を出力す
る。
施例で、第６図は第２図の！ＩＩＩ］作タイムチャート
である。入力基準信号ｆＩ（（ｊ３Ｒ３３ｎ）は１５．
６２５ ＫＨｚ （水平走イし周波数）で、所望クロッ
クは２０ ｆＶＩＨｚ 、 １６ Ｍｌ−１，ｚ及び４
ＭＩ−ＩＺである。ＶＣ’０３の発掘ｊＭ波数ｆ。は１
６ Ｍｉミノと２０ ＭＨｚとの最小公倍数で第６図Ｂ
に示すように８０λ４１１ｚ である。分周器４ａ、４
ｂは夫夫１１５．１／４の分周を行い、第６図Ｃ及びＤ
のｙｌｌ＜にｆ。の一周期分の分周出力ｆ。１５（１６
ＭＨｚ ） 、（ｏ／ ４ （２０ＭＨｚ ）を出力す
る。
アンドケート５の出力は、分周器４ａ、４ｂの分周比５
及び４の最小公債ｅＭＬ＝２０でｆ。を割った値４ Ｍ
ｔｌｚ （ｕ’、 ３図Ｅ）となる。この出力を分周器
６で１／２５６ に分周して第６図Ｆの内部回期パ′ル
スｒｒ： （’ ５．６２５ Ｋｌ−］ｚ ）が待らね
る。
及び４の最小公債ｅＭＬ＝２０でｆ。を割った値４ Ｍ
ｔｌｚ （ｕ’、 ３図Ｅ）となる。この出力を分周器
６で１／２５６ に分周して第６図Ｆの内部回期パ′ル
スｒｒ： （’ ５．６２５ Ｋｌ−］ｚ ）が待らね
る。
分周器４ａ、４ｂの出力のデユーティ−比は第３図０．
Ｄに示す如く夫々１１５（２０係）、１／４（２５％）
であって、こわらの分周器４ａ、４ｂの出力の位相が電
源投入ごとに一定していなくさも（基準’＋ｆ”＝＠ｆ
□と無関係であっても）、第３図１−の如くクロ゛ンク
ｆ。の２０パルスと（！：にアンドゲート５から出力が
必らず得られ、る。つまり成るタイミングで１６ ＭＨ
ｚと２０ ＭＨｚ のクロックの位相が合う。この出力
は分周器６で分周されて第６図Ｅの内部同期パルスｆｄ
が形成され、入力ｇ準イａ号と位相比軟される。従って
Ｐ Ｌ Ｌが作動すれば第６図Ａ、Ｆに示すように Ｗ
と入力基準信号ｆＨとが位相同期する。これにより結
果的に、分周器４ａ、４ｂからは、８１器６図Ｃ％Ｄの
如く人力基準信号楡に位相同期した１６ＭＨｚ及び２０
ＭＨｚ のクロックが得られる。
Ｄに示す如く夫々１１５（２０係）、１／４（２５％）
であって、こわらの分周器４ａ、４ｂの出力の位相が電
源投入ごとに一定していなくさも（基準’＋ｆ”＝＠ｆ
□と無関係であっても）、第３図１−の如くクロ゛ンク
ｆ。の２０パルスと（！：にアンドゲート５から出力が
必らず得られ、る。つまり成るタイミングで１６ ＭＨ
ｚと２０ ＭＨｚ のクロックの位相が合う。この出力
は分周器６で分周されて第６図Ｅの内部同期パルスｆｄ
が形成され、入力ｇ準イａ号と位相比軟される。従って
Ｐ Ｌ Ｌが作動すれば第６図Ａ、Ｆに示すように Ｗ
と入力基準信号ｆＨとが位相同期する。これにより結
果的に、分周器４ａ、４ｂからは、８１器６図Ｃ％Ｄの
如く人力基準信号楡に位相同期した１６ＭＨｚ及び２０
ＭＨｚ のクロックが得られる。
なお第１図の構成−ごおいてアントゲ−１・５の出力か
ら入力基準信号と同じ周波敬のパルスがＫｓらねる場合
には、分周器６は不要となる。
ら入力基準信号と同じ周波敬のパルスがＫｓらねる場合
には、分周器６は不要となる。
発明の効果
本発明は上述の卯＜、電圧制御発振器の出力を棲数の分
周器で分周して相互に非整防倍関係の周波数を持ち且つ
各分周比と同じデユーティ−比を有する所望出力を取出
すようにし、谷出力のアントイぎ号に応じた信号と入力
基準信号との位相比ｒ１ｉ５情報に基いて電圧制御発振
器を側御して、入カッ（１・準信号に上記各所望出力を
位相同期させるようにしたので、１つのＰＬＬ回路でし
かもそのループ外に分周器を分岐させずにループ内分ｊ
Ｍ器から係数の相互に非整数倍周波数の出力を得ること
ができる。従って回路構成が簡単であり、また各分）・
１１器がループ内にあるため、各出力が入力基準信号に
確実に位４１１同期ずく、から、特別なリセット手段も
必安としない上、チルのＰ Ｌ Ｌループを組む場合の
ようにジッター又は位４１１誤殆が蓄積されることもな
い。
周器で分周して相互に非整防倍関係の周波数を持ち且つ
各分周比と同じデユーティ−比を有する所望出力を取出
すようにし、谷出力のアントイぎ号に応じた信号と入力
基準信号との位相比ｒ１ｉ５情報に基いて電圧制御発振
器を側御して、入カッ（１・準信号に上記各所望出力を
位相同期させるようにしたので、１つのＰＬＬ回路でし
かもそのループ外に分周器を分岐させずにループ内分ｊ
Ｍ器から係数の相互に非整数倍周波数の出力を得ること
ができる。従って回路構成が簡単であり、また各分）・
１１器がループ内にあるため、各出力が入力基準信号に
確実に位４１１同期ずく、から、特別なリセット手段も
必安としない上、チルのＰ Ｌ Ｌループを組む場合の
ようにジッター又は位４１１誤殆が蓄積されることもな
い。
第１図は本発す４の基本原理を示すＰＬＬ回路の回路図
、第２図は第１図の具体的実施例を示ずＰＬ Ｌ回路の
回路図、２只６図はｈ’Ｅ ２図の動作タイムチャート
である。 なお図面に用いられた掬：号において、１ ・・・・・
・・・・・・・・・・位相比較器２ −＝−１−＝、＝
−Ｕ−パスフィルター６ ・・・・・・・・・・・・・
・ｖＣ０４ａ、ｒ４ｂ、４ｃｍ 分周器 ５・・・・・・・・・・・・・・−アンドゲート６−・
・・・・・・・・・・・・・分周器である。 代理人 上屋 勝 Ｉ ｎ 包 芳 男
、第２図は第１図の具体的実施例を示ずＰＬ Ｌ回路の
回路図、２只６図はｈ’Ｅ ２図の動作タイムチャート
である。 なお図面に用いられた掬：号において、１ ・・・・・
・・・・・・・・・・位相比較器２ −＝−１−＝、＝
−Ｕ−パスフィルター６ ・・・・・・・・・・・・・
・ｖＣ０４ａ、ｒ４ｂ、４ｃｍ 分周器 ５・・・・・・・・・・・・・・−アンドゲート６−・
・・・・・・・・・・・・・分周器である。 代理人 上屋 勝 Ｉ ｎ 包 芳 男
Claims (1)
- 入力基準信号に同期して相互に非整数倍関係の周波数を
持つ複数の所望出力を得るＰＬＬ回路であって、電圧制
御発振器の発振出力を分周して分周比き同じデユーティ
−比を有する上記所望出力を１４４るための互ｌこ並列
な検数の分周器き、各分周器の出力のアンドをとるアン
ドゲートと、このアンドゲートの出力に応じたパルスと
上記入力基準（ｆｉ号との位相比戦情報に基いて上記電
圧制御発振器の発振出力を制御する位相比較器とを具備
する１） Ｌ Ｉ、回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042333A JPS60186116A (ja) | 1984-03-05 | 1984-03-05 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042333A JPS60186116A (ja) | 1984-03-05 | 1984-03-05 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60186116A true JPS60186116A (ja) | 1985-09-21 |
Family
ID=12633077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042333A Pending JPS60186116A (ja) | 1984-03-05 | 1984-03-05 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186116A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114331A (ja) * | 1985-11-13 | 1987-05-26 | Yaesu Musen Co Ltd | フエ−ズロツクル−プ回路 |
| US8246278B2 (en) | 2006-09-13 | 2012-08-21 | Mitsubishi Materials Corporation | Roughing insert and roughing end mill |
| US8905685B2 (en) | 2006-09-13 | 2014-12-09 | Mitsubishi Materials Corporation | Roughing insert and roughing end mill |
| US9028177B2 (en) | 2006-09-13 | 2015-05-12 | Mitsubishi Materials Corporation | Roughing end mill and insert for a roughing end mill |
-
1984
- 1984-03-05 JP JP59042333A patent/JPS60186116A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114331A (ja) * | 1985-11-13 | 1987-05-26 | Yaesu Musen Co Ltd | フエ−ズロツクル−プ回路 |
| US8246278B2 (en) | 2006-09-13 | 2012-08-21 | Mitsubishi Materials Corporation | Roughing insert and roughing end mill |
| US8905685B2 (en) | 2006-09-13 | 2014-12-09 | Mitsubishi Materials Corporation | Roughing insert and roughing end mill |
| US9028177B2 (en) | 2006-09-13 | 2015-05-12 | Mitsubishi Materials Corporation | Roughing end mill and insert for a roughing end mill |
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