JPH07281784A - クロック信号生成方法および装置 - Google Patents
クロック信号生成方法および装置Info
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- JPH07281784A JPH07281784A JP6317329A JP31732994A JPH07281784A JP H07281784 A JPH07281784 A JP H07281784A JP 6317329 A JP6317329 A JP 6317329A JP 31732994 A JP31732994 A JP 31732994A JP H07281784 A JPH07281784 A JP H07281784A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【目的】 種々の比率のクロック信号を生成する方法と
装置を提供する。 【構成】 第１の周波数を持つ第１のクロック信号が出
力される。比率をあらわす少なくとも１つのゲーティン
グ信号が出力される。上記の第１クロック信号と上記の
ゲーティング信号に応答して、第２のクロック信号が出
力される。上記の第２クロック信号は、上記の第１周波
数に定められた比率関係を有する周波数を持つ。
装置を提供する。 【構成】 第１の周波数を持つ第１のクロック信号が出
力される。比率をあらわす少なくとも１つのゲーティン
グ信号が出力される。上記の第１クロック信号と上記の
ゲーティング信号に応答して、第２のクロック信号が出
力される。上記の第２クロック信号は、上記の第１周波
数に定められた比率関係を有する周波数を持つ。
Description
【０００１】
【産業上の利用分野】本発明は、電子回路、具体的に
は、マイクロプロセッサの中で、種々の比率のクロック
信号を生成する装置と方法に関する。
は、マイクロプロセッサの中で、種々の比率のクロック
信号を生成する装置と方法に関する。
【０００２】
【従来の技術】従来の技術では、マイクロプロセッサの
内部クロック（すなわち、プロセッサ・クロック）は、
外部システム・クロックの周波数と基本的に同じ速さ
か、あるいは、単純にその整数倍で動作する。たとえ
ば、或るシステムのマイクロプロセッサが６６MHzで動
作するとき、外部システム・クロックは、単純に、その
周波数の２分の１、３分の１、あるいは４分の１（すな
わち、それぞれ、３３、２２、１６.５ＭＨｚ）で動作
できるものである。
内部クロック（すなわち、プロセッサ・クロック）は、
外部システム・クロックの周波数と基本的に同じ速さ
か、あるいは、単純にその整数倍で動作する。たとえ
ば、或るシステムのマイクロプロセッサが６６MHzで動
作するとき、外部システム・クロックは、単純に、その
周波数の２分の１、３分の１、あるいは４分の１（すな
わち、それぞれ、３３、２２、１６.５ＭＨｚ）で動作
できるものである。
【０００３】マイクロプロセッサは、従来、典型的に
は、外部システム・クロック信号に応じたプロセッサ・
クロック信号を生成するために、フェーズロックループ
・クロック生成装置を有している。図１に、遅延素子１
１０を含む従来のフェーズロックループ・クロック生成
装置１００を示す。クロック生成装置１００は、外部シ
ステム・クロック信号を受け取り、除算器１５０の伝搬
遅延に基本的に一致する遅延システム・クロック信号を
出力する（除算器１５０については以下に述べる）。
は、外部システム・クロック信号に応じたプロセッサ・
クロック信号を生成するために、フェーズロックループ
・クロック生成装置を有している。図１に、遅延素子１
１０を含む従来のフェーズロックループ・クロック生成
装置１００を示す。クロック生成装置１００は、外部シ
ステム・クロック信号を受け取り、除算器１５０の伝搬
遅延に基本的に一致する遅延システム・クロック信号を
出力する（除算器１５０については以下に述べる）。
【０００４】位相比較器１２０は、遅延素子１１０から
遅延システム・クロック信号と、除算器１５０から「ク
ロック」信号を受け取る。位相比較器１２０は、これら
２つのクロック信号の位相あるいは周波数の変動に応答
して直流電圧を生成する回路を有する。
遅延システム・クロック信号と、除算器１５０から「ク
ロック」信号を受け取る。位相比較器１２０は、これら
２つのクロック信号の位相あるいは周波数の変動に応答
して直流電圧を生成する回路を有する。
【０００５】具体的は、「クロック」信号の位相が遅延
システム・クロック信号に遅れる場合、位相比較器１２
０は、若干、より大きい直流電圧を出力する。同様に、
「クロック」信号の周波数が遅延システム・クロック信
号に遅れる場合は、位相発生器１２０は、大きい直流電
圧を出力する。
システム・クロック信号に遅れる場合、位相比較器１２
０は、若干、より大きい直流電圧を出力する。同様に、
「クロック」信号の周波数が遅延システム・クロック信
号に遅れる場合は、位相発生器１２０は、大きい直流電
圧を出力する。
【０００６】次に、電圧制御発振器（ＶＣＯ）１３０
は、位相比較器１２０の電圧出力に対応するクロック周
波数を持つ信号を出力する。すなわち、位相比較器１２
０の電圧出力が大きければ大きいほど、電圧制御発振器
１３０のクロック信号出力の周波数は高くなる。逆に、
位相比較器１２０の電圧出力が小さければ小さいほど、
電圧制御発振器１３０のクロック信号出力の周波数は低
くなる。
は、位相比較器１２０の電圧出力に対応するクロック周
波数を持つ信号を出力する。すなわち、位相比較器１２
０の電圧出力が大きければ大きいほど、電圧制御発振器
１３０のクロック信号出力の周波数は高くなる。逆に、
位相比較器１２０の電圧出力が小さければ小さいほど、
電圧制御発振器１３０のクロック信号出力の周波数は低
くなる。
【０００７】このようにして、電圧制御発振器１３０と
位相比較器１２０は一緒に動作して、「クロック」信号
の位相と周波数が、位相比較器１２０の入力のところの
遅延システム・クロック信号と基本的に一致するように
確かめている。これらのクロック信号が本質的に一致す
るには、何回かの繰返し動作が必要である。
位相比較器１２０は一緒に動作して、「クロック」信号
の位相と周波数が、位相比較器１２０の入力のところの
遅延システム・クロック信号と基本的に一致するように
確かめている。これらのクロック信号が本質的に一致す
るには、何回かの繰返し動作が必要である。
【０００８】Ｈ型ツリーの分配網（以下分配網と略す）
１４０が、電圧制御発振器の出力をマイクロプロセッサ
全体に分配する。この出力は内部プロセッサ・クロック
信号として動作し、内部プロセッサ・クロック信号は分
配網１４０の上にある複数のクロック再生器１４２によ
ってプロセッサ内部に駆動される。
１４０が、電圧制御発振器の出力をマイクロプロセッサ
全体に分配する。この出力は内部プロセッサ・クロック
信号として動作し、内部プロセッサ・クロック信号は分
配網１４０の上にある複数のクロック再生器１４２によ
ってプロセッサ内部に駆動される。
【０００９】クロック再生器１４６の出力は除算器１５
０にフィードバックされ、除算器１５０はこの出力の周
波数をｎで割る。この因数ｎは、プロセッサ・クロック
周波数と外部システム・クロック周波数との間の所望の
比率を表す。次に、除算器１５０は、位相比較器１２０
に「クロック」信号を出力する。しかし、位相比較器１
２０と電圧制御発振器１３０は、「クロック」信号が遅
延システム・クロック信号と本質的に同じ周波数／位相
を持つことを確実なものにするので、電圧制御発振器１
３０は最終的に、外部システム・クロックの周波数の倍
数の周波数を持つ内部プロセッサ・クロック信号を出力
する。したがって、この内部プロセッサ・クロック信号
は、外部システム・クロックの周波数のｎ倍の周波数を
持つ。
０にフィードバックされ、除算器１５０はこの出力の周
波数をｎで割る。この因数ｎは、プロセッサ・クロック
周波数と外部システム・クロック周波数との間の所望の
比率を表す。次に、除算器１５０は、位相比較器１２０
に「クロック」信号を出力する。しかし、位相比較器１
２０と電圧制御発振器１３０は、「クロック」信号が遅
延システム・クロック信号と本質的に同じ周波数／位相
を持つことを確実なものにするので、電圧制御発振器１
３０は最終的に、外部システム・クロックの周波数の倍
数の周波数を持つ内部プロセッサ・クロック信号を出力
する。したがって、この内部プロセッサ・クロック信号
は、外部システム・クロックの周波数のｎ倍の周波数を
持つ。
【００１０】システム設計によって定められることであ
るが、外部システム・クロック信号は、可能な限り、そ
の最大の周波数で動作するのが望ましい。たとえば、外
部システム・クロックの最適な周波数が６６ＭＨｚであ
る場合で、マイクロプロセッサの最適な内部クロック周
波数が１００ＭＨｚであるとき、後者は前者の１.５倍
である。
るが、外部システム・クロック信号は、可能な限り、そ
の最大の周波数で動作するのが望ましい。たとえば、外
部システム・クロックの最適な周波数が６６ＭＨｚであ
る場合で、マイクロプロセッサの最適な内部クロック周
波数が１００ＭＨｚであるとき、後者は前者の１.５倍
である。
【００１１】しかし、クロック生成装置１００が外部シ
ステム・クロック周波数の整数倍（すなわち「ｎ」倍）
の周波数を生成するので、クロック生成装置１００は、
その最適のプロセッサ・クロック周波数を生成すること
ができない。したがって、クロック生成装置１００は、
外部システム・クロック周波数に対してｎ：１倍のクロ
ック比率のプロセッサ・クロック周波数しかサポートで
きないという不利な点がある。したがって、マイクロプ
ロセッサの中で、ｎ：ｍ（ｎおよびｍは整数）の比率を
持つクロック信号を生成し分配できるクロック生成装置
が大いに必要とされる。
ステム・クロック周波数の整数倍（すなわち「ｎ」倍）
の周波数を生成するので、クロック生成装置１００は、
その最適のプロセッサ・クロック周波数を生成すること
ができない。したがって、クロック生成装置１００は、
外部システム・クロック周波数に対してｎ：１倍のクロ
ック比率のプロセッサ・クロック周波数しかサポートで
きないという不利な点がある。したがって、マイクロプ
ロセッサの中で、ｎ：ｍ（ｎおよびｍは整数）の比率を
持つクロック信号を生成し分配できるクロック生成装置
が大いに必要とされる。
【００１２】典型的には、マイクロプロセッサは、外部
システム・クロック周波数で動作するバス・インタフェ
ース・ユニットのようなロジックを持っている。しか
し、不幸にして、クロック生成装置１００は、１つの高
速な内部プロセッサ・クロック信号を生成するだけであ
る。したがって、外部システム・クロック信号を、バス
によって駆動されるロジックに分配する別の方法（たと
えば、先述の分配網）を利用する必要がある。
システム・クロック周波数で動作するバス・インタフェ
ース・ユニットのようなロジックを持っている。しか
し、不幸にして、クロック生成装置１００は、１つの高
速な内部プロセッサ・クロック信号を生成するだけであ
る。したがって、外部システム・クロック信号を、バス
によって駆動されるロジックに分配する別の方法（たと
えば、先述の分配網）を利用する必要がある。
【００１３】
【発明が解決しようとする課題】したがって、同じ分配
網を使って、内部プロセッサ・クロック信号と内部シス
テム・クロック信号を生成し、マイクロプロセッサ全体
に分配するクロック再生器の必要性は非常に大きい。す
なわち、そのようなクロック生成装置は、マイクロプロ
セッサの内部で、複数の同相のクロック信号を生成し分
配する機能（ｎ：ｍの比率の機能も含み）を持たなくて
はならない。
網を使って、内部プロセッサ・クロック信号と内部シス
テム・クロック信号を生成し、マイクロプロセッサ全体
に分配するクロック再生器の必要性は非常に大きい。す
なわち、そのようなクロック生成装置は、マイクロプロ
セッサの内部で、複数の同相のクロック信号を生成し分
配する機能（ｎ：ｍの比率の機能も含み）を持たなくて
はならない。
【００１４】さらに、遅延素子１１０は、外部システム
・クロック信号を受け取り、除算器１５０の「クロッ
ク」信号に基本的に一致する位相を持つ遅延システム・
クロック信号を出力することによって、除算器１５０の
伝搬遅延を補う。しかし、遅延素子１１０は除算器１５
０の伝搬遅延に完全に一致することができず、「クロッ
ク」信号には、遅延システム・クロックに比較するとわ
ずかなスキュー（ずれ）があり、したがって、全体的に
システムが遅くなる。したがって、設計の具体化に遅延
素子を必要としないクロック再生器が必要になる。
・クロック信号を受け取り、除算器１５０の「クロッ
ク」信号に基本的に一致する位相を持つ遅延システム・
クロック信号を出力することによって、除算器１５０の
伝搬遅延を補う。しかし、遅延素子１１０は除算器１５
０の伝搬遅延に完全に一致することができず、「クロッ
ク」信号には、遅延システム・クロックに比較するとわ
ずかなスキュー（ずれ）があり、したがって、全体的に
システムが遅くなる。したがって、設計の具体化に遅延
素子を必要としないクロック再生器が必要になる。
【００１５】
【課題を解決するための手段】外部システム・クロック
に対してｎ：ｍの比率を持つプロセッサ・クロック信号
を生成し、内部システム・クロック信号を生成する方法
を提供する。この方法は、直流電圧出力をつくるために
内部システム・クロック信号を外部システム・クロック
信号と比較し、直流電圧出力に応答してプロセッサ・ク
ロック信号を生成し、プロセッサ・クロック信号とｎ：
ｍ比率に応答して複数のゲーティング信号を生成し、ゲ
ーティング信号とプロセッサ・クロック信号に応答して
内部システム・クロック信号を生成し、プロセッサ全体
にプロセッサ・クロック信号と内部システム・クロック
信号を分配するステップからなる。
に対してｎ：ｍの比率を持つプロセッサ・クロック信号
を生成し、内部システム・クロック信号を生成する方法
を提供する。この方法は、直流電圧出力をつくるために
内部システム・クロック信号を外部システム・クロック
信号と比較し、直流電圧出力に応答してプロセッサ・ク
ロック信号を生成し、プロセッサ・クロック信号とｎ：
ｍ比率に応答して複数のゲーティング信号を生成し、ゲ
ーティング信号とプロセッサ・クロック信号に応答して
内部システム・クロック信号を生成し、プロセッサ全体
にプロセッサ・クロック信号と内部システム・クロック
信号を分配するステップからなる。
【００１６】さらに、外部システム・クロック信号に対
してｎ：ｍ比率を持つ内部システム・クロック信号とプ
ロセッサ・クロック信号を生成する装置を提供する。こ
の装置は、直流出力電圧をつくるために内部システム・
クロック信号を外部システム・クロック信号と比較する
比較器と、その直流出力電圧に応答してプロセッサ・ク
ロック信号を生成する発振器と、プロセッサ・クロック
信号とｎ：ｍ比率に応答して複数のゲーティング信号を
生成する修飾論理と、ゲーティング信号とプロセッサ・
クロック信号に応答して内部システム・クロック信号を
再生するクロック再生器とを備える。再生器は、また、
プロセッサ全体に、プロセッサ・クロック信号と内部シ
ステム・クロック信号を分配する。
してｎ：ｍ比率を持つ内部システム・クロック信号とプ
ロセッサ・クロック信号を生成する装置を提供する。こ
の装置は、直流出力電圧をつくるために内部システム・
クロック信号を外部システム・クロック信号と比較する
比較器と、その直流出力電圧に応答してプロセッサ・ク
ロック信号を生成する発振器と、プロセッサ・クロック
信号とｎ：ｍ比率に応答して複数のゲーティング信号を
生成する修飾論理と、ゲーティング信号とプロセッサ・
クロック信号に応答して内部システム・クロック信号を
再生するクロック再生器とを備える。再生器は、また、
プロセッサ全体に、プロセッサ・クロック信号と内部シ
ステム・クロック信号を分配する。
【００１７】したがって、本発明の目的は、外部システ
ム・クロック周波数に対してｎ：ｍ比率を持つ内部プロ
セッサ・クロック周波数を生成することである。
ム・クロック周波数に対してｎ：ｍ比率を持つ内部プロ
セッサ・クロック周波数を生成することである。
【００１８】さらに、本発明の目的は、外部システム・
クロック信号に応答して、内部プロセッサ・クロックと
内部システム・クロックを生成し、これらの信号をマイ
クロプロセッサ全体に分配することである。
クロック信号に応答して、内部プロセッサ・クロックと
内部システム・クロックを生成し、これらの信号をマイ
クロプロセッサ全体に分配することである。
【００１９】
【実施例】図２に、マイクロプロセッサ１０の内部に具
体化された本発明を示す。マイクロプロセッサ１０はス
ーパースカラー型の単一の集積回路マイクロプロセッサ
である。マイクロプロセッサ１０は、「ＲＩＳＣ」手法
にしたがって動作する。しかし、本発明は他のプロセッ
サの内部や、他のハードウェア・プラットフォーム上で
も実施できることを理解されたい。
体化された本発明を示す。マイクロプロセッサ１０はス
ーパースカラー型の単一の集積回路マイクロプロセッサ
である。マイクロプロセッサ１０は、「ＲＩＳＣ」手法
にしたがって動作する。しかし、本発明は他のプロセッ
サの内部や、他のハードウェア・プラットフォーム上で
も実施できることを理解されたい。
【００２０】システムバス１１は、データラインとクロ
ックラインを含む。クロックラインは本発明のクロック
生成装置３００に接続され、データラインはバス・イン
ターフェース・ユニット１２に接続されている。バス・
インターフェース・ユニット１２はプロセッサ・ユニッ
ト２０とシステム・バス１１との間の情報の転送を制御
する。クロック生成装置３００は、内部プロセッサ・ク
ロック信号を生成し、それを、たとえばプロセッサ・ユ
ニット２０に分配し、また、内部システム・クロック信
号を生成し、たとえば、バス・インターフェース・ユニ
ット１２に分配する。これらの信号は、システム・バス
１１のクロックラインに応答して生成される。
ックラインを含む。クロックラインは本発明のクロック
生成装置３００に接続され、データラインはバス・イン
ターフェース・ユニット１２に接続されている。バス・
インターフェース・ユニット１２はプロセッサ・ユニッ
ト２０とシステム・バス１１との間の情報の転送を制御
する。クロック生成装置３００は、内部プロセッサ・ク
ロック信号を生成し、それを、たとえばプロセッサ・ユ
ニット２０に分配し、また、内部システム・クロック信
号を生成し、たとえば、バス・インターフェース・ユニ
ット１２に分配する。これらの信号は、システム・バス
１１のクロックラインに応答して生成される。
【００２１】図３にクロック生成装置３００の構成要素
を示す。クロック生成装置３００は、位相比較器３２
０、電圧制御発振器３３０、分配網３４０、修飾論理３
５０、および、クロック再生器３４２、３４４、３４６
を有する。
を示す。クロック生成装置３００は、位相比較器３２
０、電圧制御発振器３３０、分配網３４０、修飾論理３
５０、および、クロック再生器３４２、３４４、３４６
を有する。
【００２２】クロック生成装置３００は、外部システム
・クロック信号３１０に応答して、内部プロセッサ・ク
ロック信号（Proc-clk）と内部システム・クロック信号
（System-clk-internal）を生成する。これを行うため
に、位相比較器３２０は、クロック再生器３４６から内
部システム・クロック信号３６５を、また、システム・
バス１１（図２）から外部システム・クロック信号３１
０を受け取る。位相比較器３２０は、これらのクロック
信号の間の位相あるいは周波数の変動に応答して直流電
圧を生成する回路を含む。
・クロック信号３１０に応答して、内部プロセッサ・ク
ロック信号（Proc-clk）と内部システム・クロック信号
（System-clk-internal）を生成する。これを行うため
に、位相比較器３２０は、クロック再生器３４６から内
部システム・クロック信号３６５を、また、システム・
バス１１（図２）から外部システム・クロック信号３１
０を受け取る。位相比較器３２０は、これらのクロック
信号の間の位相あるいは周波数の変動に応答して直流電
圧を生成する回路を含む。
【００２３】具体的には、内部システム・クロック信号
３６５が外部システム・クロック信号３１０に遅れる場
合、位相比較器３２０は、わずかに、より大きい直流電
圧を出力する。同様に、内部システム・クロック信号３
６５の周波数が外部システム・クロック信号３１０の周
波数に遅れる場合、位相比較器３２０は大きい直流電圧
を出力する。
３６５が外部システム・クロック信号３１０に遅れる場
合、位相比較器３２０は、わずかに、より大きい直流電
圧を出力する。同様に、内部システム・クロック信号３
６５の周波数が外部システム・クロック信号３１０の周
波数に遅れる場合、位相比較器３２０は大きい直流電圧
を出力する。
【００２４】電圧制御発振器３３０は、位相比較器３２
０の電圧出力に応答する周波数を持つ５０％デューティ
・サイクルの方形波クロック信号を生成する回路を含
む。すなわち、位相比較器３２０の電圧出力が大きけれ
ば大きいほど、電圧制御発振器３３０によるクロック信
号出力の周波数は高い。逆に、位相比較器３２０の電圧
出力がより小さければ、電圧制御発振器３３０によるク
ロック信号出力の周波数は低い。
０の電圧出力に応答する周波数を持つ５０％デューティ
・サイクルの方形波クロック信号を生成する回路を含
む。すなわち、位相比較器３２０の電圧出力が大きけれ
ば大きいほど、電圧制御発振器３３０によるクロック信
号出力の周波数は高い。逆に、位相比較器３２０の電圧
出力がより小さければ、電圧制御発振器３３０によるク
ロック信号出力の周波数は低い。
【００２５】このようにして、電圧制御発振器３３０と
位相比較器３２０は協同して動作し、内部システム・ク
ロック信号３６５の位相と周波数が、位相比較器３２０
の入力のところで、外部システム・クロック信号の位相
と周波数に基本的に一致することを確実にする。これら
の信号が基本的に一致するまで、何回かの繰返し動作が
必要になる場合がある。
位相比較器３２０は協同して動作し、内部システム・ク
ロック信号３６５の位相と周波数が、位相比較器３２０
の入力のところで、外部システム・クロック信号の位相
と周波数に基本的に一致することを確実にする。これら
の信号が基本的に一致するまで、何回かの繰返し動作が
必要になる場合がある。
【００２６】分配網３４０は、電圧制御発振器３３０の
出力（すなわち、分配クロック３４１）を修飾論理３５
０、および、マイクロプロセッサ全体の中の複数のノー
ドに分配する。各ノードは電圧制御発振器３３０から等
距離で、複数のクロック再生器３４２、３４４、３４６
の１つを含む。しかし、電圧制御発振器３３０の出力を
マイクロプロセッサ全体に分配するのに、他の分配網を
使ってもできることを理解されたい。
出力（すなわち、分配クロック３４１）を修飾論理３５
０、および、マイクロプロセッサ全体の中の複数のノー
ドに分配する。各ノードは電圧制御発振器３３０から等
距離で、複数のクロック再生器３４２、３４４、３４６
の１つを含む。しかし、電圧制御発振器３３０の出力を
マイクロプロセッサ全体に分配するのに、他の分配網を
使ってもできることを理解されたい。
【００２７】図４に、修飾論理３５０が、入力回路４１
０、マスター／スレーブ・ラッチ４２０、４３０、４４
０、インバータ４５０、およびクロック再生器４６０を
含む図を示す。入力回路４１０はＡＮＤゲート４１１、
４１２、４１３、および、ＯＲゲート４１４、４１５を
含む。クロック再生器４６０は、分配クロック３４１を
再生し、マスター／スレーブ・ラッチ４２０、４３０、
４４０に配る。このようにして、分配クロック３４１の
負のサイクルの間、マスター・ラッチは開き、スレーブ
・ラッチはラッチする。逆に、分配クロック３４１の正
のサイクルの間、マスター・ラッチはラッチし、スレー
ブ・ラッチは開く。ラッチ４２０、４３０、および４４
０は、分配クロック３４１の正の縁（立ち上がり）でト
リガーされる。
０、マスター／スレーブ・ラッチ４２０、４３０、４４
０、インバータ４５０、およびクロック再生器４６０を
含む図を示す。入力回路４１０はＡＮＤゲート４１１、
４１２、４１３、および、ＯＲゲート４１４、４１５を
含む。クロック再生器４６０は、分配クロック３４１を
再生し、マスター／スレーブ・ラッチ４２０、４３０、
４４０に配る。このようにして、分配クロック３４１の
負のサイクルの間、マスター・ラッチは開き、スレーブ
・ラッチはラッチする。逆に、分配クロック３４１の正
のサイクルの間、マスター・ラッチはラッチし、スレー
ブ・ラッチは開く。ラッチ４２０、４３０、および４４
０は、分配クロック３４１の正の縁（立ち上がり）でト
リガーされる。
【００２８】入力回路４１０は、外部システム・クロッ
ク信号の周波数に対してユーザが定めたプロセッサ・ク
ロックの周波数の比率、すなわちｎ：ｍ比率を受け取
る。選択比率入力３５６（図３）は、所望のｎ：ｍ比率
を定義するための１組の入力ピン４０１、４０２を含
む。例えば、ピン４０１と４０２にそれぞれ「０、０」
を入力すれば１：１比率に対応し、「０、１」を入力す
れば２：１に対応し、同様に、「１、０」は３：１に、
「１、１」は３：２に対応する。あるいは、他の比率を
指定するためにピンを追加して使用してもよい。
ク信号の周波数に対してユーザが定めたプロセッサ・ク
ロックの周波数の比率、すなわちｎ：ｍ比率を受け取
る。選択比率入力３５６（図３）は、所望のｎ：ｍ比率
を定義するための１組の入力ピン４０１、４０２を含
む。例えば、ピン４０１と４０２にそれぞれ「０、０」
を入力すれば１：１比率に対応し、「０、１」を入力す
れば２：１に対応し、同様に、「１、０」は３：１に、
「１、１」は３：２に対応する。あるいは、他の比率を
指定するためにピンを追加して使用してもよい。
【００２９】ユーザが定義した比率と分配クロック３４
１の位相／周波数に応答して、入力回路４１０は３つの
出力信号４１６、４１７、４１８を生成する。出力信号
４１６は、マスター／スレーブ・ラッチ４２０によって
ラッチされ、次に、入力回路４１０にフィードバックさ
れる。出力信号４１７はマスター／スレーブ・ラッチ４
３０のマスター・ラッチによってラッチされ、次に、イ
ンバータ４５０によって反転され、ゲーティング信号３
５２を生成する。 マスター／スレーブ・ラッチ４３０
のスレーブ・ラッチは、先にそのマスター・ラッチから
ラッチされた信号をラッチし、そのようにラッチされた
信号を入力回路４１０にフィードバックする。最後に、
出力信号４１８は、マスター／スレーブ・ラッチ４４０
によってラッチされ、ゲーティング信号３５４を生成す
る。
１の位相／周波数に応答して、入力回路４１０は３つの
出力信号４１６、４１７、４１８を生成する。出力信号
４１６は、マスター／スレーブ・ラッチ４２０によって
ラッチされ、次に、入力回路４１０にフィードバックさ
れる。出力信号４１７はマスター／スレーブ・ラッチ４
３０のマスター・ラッチによってラッチされ、次に、イ
ンバータ４５０によって反転され、ゲーティング信号３
５２を生成する。 マスター／スレーブ・ラッチ４３０
のスレーブ・ラッチは、先にそのマスター・ラッチから
ラッチされた信号をラッチし、そのようにラッチされた
信号を入力回路４１０にフィードバックする。最後に、
出力信号４１８は、マスター／スレーブ・ラッチ４４０
によってラッチされ、ゲーティング信号３５４を生成す
る。
【００３０】したがって、修飾論理３５０はｎ：ｍ比率
と分配クロック３４１を受け取り、それに応答して、ゲ
ーティング信号（QUAL1）３５２とゲーティング信号（Q
UAL2）３５４を生成する。
と分配クロック３４１を受け取り、それに応答して、ゲ
ーティング信号（QUAL1）３５２とゲーティング信号（Q
UAL2）３５４を生成する。
【００３１】図５、６、７は、それぞれ、ユーザが定義
した３：２、２：１、３：１の比率に対応する修飾論理
３５０のタイミング・チャートを示す。具体的には、図
５から図７は、外部システム・クロック信号３１０、プ
ロセッサ・クロック３６０（すなわち、分配クロック３
４１）、ゲーティング信号３５２と３５４、および内部
システム・クロック信号３６５を示す。図５から図７の
各々において、外部システム・クロック信号３１０は、
同じ周波数、位相およびデューティー・サイクルを持っ
ている。
した３：２、２：１、３：１の比率に対応する修飾論理
３５０のタイミング・チャートを示す。具体的には、図
５から図７は、外部システム・クロック信号３１０、プ
ロセッサ・クロック３６０（すなわち、分配クロック３
４１）、ゲーティング信号３５２と３５４、および内部
システム・クロック信号３６５を示す。図５から図７の
各々において、外部システム・クロック信号３１０は、
同じ周波数、位相およびデューティー・サイクルを持っ
ている。
【００３２】図５では、プロセッサ・クロック３６０
は、外部システム・クロック信号３１０の周波数の１.
５倍の周波数を持っている。図６では、プロセッサ・ク
ロック３６０は、外部システム・クロック信号３１０の
周波数の２倍の周波数を持っている。さらに、図７で
は、プロセッサ・クロック３６０は、外部システム・ク
ロック信号３１０の周波数の３倍の周波数を持ってい
る。
は、外部システム・クロック信号３１０の周波数の１.
５倍の周波数を持っている。図６では、プロセッサ・ク
ロック３６０は、外部システム・クロック信号３１０の
周波数の２倍の周波数を持っている。さらに、図７で
は、プロセッサ・クロック３６０は、外部システム・ク
ロック信号３１０の周波数の３倍の周波数を持ってい
る。
【００３３】さらに、図５から図７に示したように、内
部システム・クロック信号３６５はそれぞれデューティ
ー・サイクルは異なるが、対応する外部システム・クロ
ック信号３１０と基本的には同じ位相と周波数を持って
いる。すなわち、各内部システム・クロック信号３６５
の始まりの縁が、それぞれ対応する外部システム・クロ
ック信号の始まりの縁と一致している。
部システム・クロック信号３６５はそれぞれデューティ
ー・サイクルは異なるが、対応する外部システム・クロ
ック信号３１０と基本的には同じ位相と周波数を持って
いる。すなわち、各内部システム・クロック信号３６５
の始まりの縁が、それぞれ対応する外部システム・クロ
ック信号の始まりの縁と一致している。
【００３４】図３と図８について説明すると、クロック
再生器３４２、３４４、３４６のそれぞれが、プロセッ
サ・クロック３６０、あるいは内部システム・クロック
信号３６５を生成するための入力回路５００を持ってい
る。これらのクロック信号は、分配クロック３４１、お
よび、入力５１０と５２０に入力された信号に応答して
生成される。
再生器３４２、３４４、３４６のそれぞれが、プロセッ
サ・クロック３６０、あるいは内部システム・クロック
信号３６５を生成するための入力回路５００を持ってい
る。これらのクロック信号は、分配クロック３４１、お
よび、入力５１０と５２０に入力された信号に応答して
生成される。
【００３５】内部システム・クロック信号３６５を生成
するために、クロック再生器３４４および３４６のそれ
ぞれの入力５１０と５２０は、それぞれ、ゲーティング
信号３５２と３５４を受け取る。ゲート５０１は、分配
クロック３４１とゲーティング信号３５２を「ＡＮＤ」
し、ゲート５０２は、ゲーティング信号３５４と反転さ
れた分配クロック３４１を「ＡＮＤ」する。次に、ゲー
ト５０３は、ゲート５０１と５０２の出力を「ＯＲ」し
て内部システム・クロック３６５を生成する。
するために、クロック再生器３４４および３４６のそれ
ぞれの入力５１０と５２０は、それぞれ、ゲーティング
信号３５２と３５４を受け取る。ゲート５０１は、分配
クロック３４１とゲーティング信号３５２を「ＡＮＤ」
し、ゲート５０２は、ゲーティング信号３５４と反転さ
れた分配クロック３４１を「ＡＮＤ」する。次に、ゲー
ト５０３は、ゲート５０１と５０２の出力を「ＯＲ」し
て内部システム・クロック３６５を生成する。
【００３６】プロセッサ・クロック３６０を生成するた
めに、クロック再生器３４２の入力５１０と５２０は、
それぞれ、定数「１」と「０」に保たれる。その結果、
クロック再生器３４２は、分配クロック３４１に位相と
周波数において本質的に等しいクロック信号（すなわ
ち、プロセッサ・クロック３６０）を再生する。また、
３：２より大きい比率（たとえば、４：３、５：４）に
対しては、修飾論理３５０は、入力５１０および５２０
に入力する、追加の２つのゲーティング信号を生成する
こともできる。
めに、クロック再生器３４２の入力５１０と５２０は、
それぞれ、定数「１」と「０」に保たれる。その結果、
クロック再生器３４２は、分配クロック３４１に位相と
周波数において本質的に等しいクロック信号（すなわ
ち、プロセッサ・クロック３６０）を再生する。また、
３：２より大きい比率（たとえば、４：３、５：４）に
対しては、修飾論理３５０は、入力５１０および５２０
に入力する、追加の２つのゲーティング信号を生成する
こともできる。
【００３７】要約すると、修飾論理３５０は、クロック
再生器３４４および３４６それぞれと共に動作して、内
部システム・クロック信号３６５を生成するために、分
配クロック３４１に「ｎ」（たとえば、１、２、または
３）を掛け、次にその結果を「ｍ」（たとえば、１、ま
たは２）で割る。これを行うために、修飾論理３５０
は、分配クロック３４１およびユーザの定義したｎ：ｍ
比率に応答して、ゲーティング信号３５２および３５４
を生成する。次に、クロック再生器３４４および３４６
の入力回路５００の各々は、分配クロック３４１および
ゲーティング信号３５２および３５４に応答して内部シ
ステム・クロック信号３６５を生成する。
再生器３４４および３４６それぞれと共に動作して、内
部システム・クロック信号３６５を生成するために、分
配クロック３４１に「ｎ」（たとえば、１、２、または
３）を掛け、次にその結果を「ｍ」（たとえば、１、ま
たは２）で割る。これを行うために、修飾論理３５０
は、分配クロック３４１およびユーザの定義したｎ：ｍ
比率に応答して、ゲーティング信号３５２および３５４
を生成する。次に、クロック再生器３４４および３４６
の入力回路５００の各々は、分配クロック３４１および
ゲーティング信号３５２および３５４に応答して内部シ
ステム・クロック信号３６５を生成する。
【００３８】クロック再生器３４６の出力（すなわち、
内部システム・クロック信号３６５）は位相比較器３２
０にフィードバックされる。位相比較器３２０と電圧制
御発振器３３０が協同して、内部システム・クロック信
号３６５が、外部システム・クロック信号３１０と本質
的に同じ周波数と位相を持つように確かめるので、電圧
制御発振器３３０は、外部システム・クロック信号３１
０の周波数のｎ／ｍ倍の周波数を持つ信号（すなわち、
分配クロック３４１）を最終的に出力する。
内部システム・クロック信号３６５）は位相比較器３２
０にフィードバックされる。位相比較器３２０と電圧制
御発振器３３０が協同して、内部システム・クロック信
号３６５が、外部システム・クロック信号３１０と本質
的に同じ周波数と位相を持つように確かめるので、電圧
制御発振器３３０は、外部システム・クロック信号３１
０の周波数のｎ／ｍ倍の周波数を持つ信号（すなわち、
分配クロック３４１）を最終的に出力する。
【００３９】図９に、クロック生成装置６００の第２の
実施例を示す。クロック生成装置６００は、遅延素子６
１０、位相比較器３２０、電圧制御発振器３３０、分配
網３４０、修飾論理３５０、クロック再生器３４２、３
４４および３４６、および除算器６６０を含む。
実施例を示す。クロック生成装置６００は、遅延素子６
１０、位相比較器３２０、電圧制御発振器３３０、分配
網３４０、修飾論理３５０、クロック再生器３４２、３
４４および３４６、および除算器６６０を含む。
【００４０】クロック再生器３４４の出力（すなわち、
プロセッサ・クロック３６０）は除算器６６０にフィー
ドバックされる。除算器６６０は、プロセッサ・クロッ
ク３６０に「ｎ」を掛け、その結果を「ｍ」で割る回路
を含む。遅延素子６１０は、外部システム・クロック信
号３１０を受け取り、除算器６６０の伝搬遅延に本質的
に一致する遅延したシステム・クロック信号を生成す
る。他の点については、すべて、クロック生成装置６０
０は、クロック生成装置３００（図３）と同じように機
能する。
プロセッサ・クロック３６０）は除算器６６０にフィー
ドバックされる。除算器６６０は、プロセッサ・クロッ
ク３６０に「ｎ」を掛け、その結果を「ｍ」で割る回路
を含む。遅延素子６１０は、外部システム・クロック信
号３１０を受け取り、除算器６６０の伝搬遅延に本質的
に一致する遅延したシステム・クロック信号を生成す
る。他の点については、すべて、クロック生成装置６０
０は、クロック生成装置３００（図３）と同じように機
能する。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）第１の周波数を持つ第１のクロック信号を出力す
るステップと、ｎ：ｍ比率をあらわす少なくとも１つの
ゲーティング信号を出力するステップと、上記の第１ク
ロック信号および上記の少なくとも１つのゲーティング
信号に応答して、上記の第１周波数とｎ：ｍの比率の関
係を有する第２の周波数を持つ第２のクロック信号を出
力するステップと、を有する、クロック信号生成方法。 （２）上記の第１クロック信号を出力する上記のステッ
プが、システム・クロック信号を入力するステップと、
上記の第２クロック信号と上記のシステム・クロック信
号との間の差に対応する出力を生成するステップと、上
記の出力に応答して、上記の第１クロック信号を生成す
るステップと、を有する、上記（１）に記載の方法。 （３）上記の少なくとも１つのゲーティング信号を出力
する上記のステップが、ｎ：ｍ比率を入力するステップ
と、上記の第１クロック信号および上記ｎ：ｍ比率に応
答して少なくとも１つのゲーティング信号を生成するス
テップと、を有する、上記（１）に記載の方法。 （４）上記の第１クロック信号および上記の第２クロッ
ク信号をプロセッサ全体に配るステップをさらに有す
る、上記（１）に記載の方法。 （５）上記の第１クロック信号の上記の第１周波数が、
上記の第２クロック信号の上記の第２周波数に等しい、
上記（１）に記載の方法。 （６）上記のｎ：ｍ比率のｍおよびｎが整数である、上
記（１）に記載の方法。 （７）第１の周波数を持つ第１のクロック信号を出力す
る回路と、ｎ：ｍ比率をあらわす少なくとも１つのゲー
ティング信号を出力するゲーティング回路と、上記の第
１クロック信号および上記の少なくとも１つのゲーティ
ング信号に応答して、上記の第１周波数とｎ：ｍの比率
の関係を有する第２の周波数を持つ第２のクロック信号
を出力する出力回路と、を有するクロック信号生成装
置。 （８）上記の第２クロック信号と上記のシステム・クロ
ック信号との間の差に対応する出力を生成する比較器
と、上記比較器の上記出力に対応して上記の第１クロッ
ク信号を生成する発振器と、を有する、上記（７）に記
載の装置。 （９）上記ゲーティング回路が修飾論理を有する、上記
（７）に記載の装置。 （１０）上記の修飾論理が上記ｎ：ｍ比率を受け取る手
段を有する、上記（９）に記載の装置。 （１１）上記の出力回路がクロック再生器を有する、上
記（７）に記載の装置。 （１２）上記の第１クロック信号の上記の第１周波数
が、上記第２クロック信号の上記の第２周波数に等し
い、上記（７）に記載の装置。
の事項を開示する。 （１）第１の周波数を持つ第１のクロック信号を出力す
るステップと、ｎ：ｍ比率をあらわす少なくとも１つの
ゲーティング信号を出力するステップと、上記の第１ク
ロック信号および上記の少なくとも１つのゲーティング
信号に応答して、上記の第１周波数とｎ：ｍの比率の関
係を有する第２の周波数を持つ第２のクロック信号を出
力するステップと、を有する、クロック信号生成方法。 （２）上記の第１クロック信号を出力する上記のステッ
プが、システム・クロック信号を入力するステップと、
上記の第２クロック信号と上記のシステム・クロック信
号との間の差に対応する出力を生成するステップと、上
記の出力に応答して、上記の第１クロック信号を生成す
るステップと、を有する、上記（１）に記載の方法。 （３）上記の少なくとも１つのゲーティング信号を出力
する上記のステップが、ｎ：ｍ比率を入力するステップ
と、上記の第１クロック信号および上記ｎ：ｍ比率に応
答して少なくとも１つのゲーティング信号を生成するス
テップと、を有する、上記（１）に記載の方法。 （４）上記の第１クロック信号および上記の第２クロッ
ク信号をプロセッサ全体に配るステップをさらに有す
る、上記（１）に記載の方法。 （５）上記の第１クロック信号の上記の第１周波数が、
上記の第２クロック信号の上記の第２周波数に等しい、
上記（１）に記載の方法。 （６）上記のｎ：ｍ比率のｍおよびｎが整数である、上
記（１）に記載の方法。 （７）第１の周波数を持つ第１のクロック信号を出力す
る回路と、ｎ：ｍ比率をあらわす少なくとも１つのゲー
ティング信号を出力するゲーティング回路と、上記の第
１クロック信号および上記の少なくとも１つのゲーティ
ング信号に応答して、上記の第１周波数とｎ：ｍの比率
の関係を有する第２の周波数を持つ第２のクロック信号
を出力する出力回路と、を有するクロック信号生成装
置。 （８）上記の第２クロック信号と上記のシステム・クロ
ック信号との間の差に対応する出力を生成する比較器
と、上記比較器の上記出力に対応して上記の第１クロッ
ク信号を生成する発振器と、を有する、上記（７）に記
載の装置。 （９）上記ゲーティング回路が修飾論理を有する、上記
（７）に記載の装置。 （１０）上記の修飾論理が上記ｎ：ｍ比率を受け取る手
段を有する、上記（９）に記載の装置。 （１１）上記の出力回路がクロック再生器を有する、上
記（７）に記載の装置。 （１２）上記の第１クロック信号の上記の第１周波数
が、上記第２クロック信号の上記の第２周波数に等し
い、上記（７）に記載の装置。
【００４２】
【発明の効果】本発明は、外部システム・クロックに対
してｎ：ｍの比率を持つプロセッサ・クロック信号を生
成し、内部システム・クロック信号を生成する方法と装
置を提供する。従来技術においては、上記のｎ：ｍが
ｎ：１の比率しかサポートできず、最適のプロセッサ・
クロック周波数を生成できなかったのに対し、本発明
は、実施例に記した構成をとることにより、外部システ
ム・クロックに対しｎ：ｍの比率をサポートし、最適の
プロセッサ・クロック周波数を生成することができる。
してｎ：ｍの比率を持つプロセッサ・クロック信号を生
成し、内部システム・クロック信号を生成する方法と装
置を提供する。従来技術においては、上記のｎ：ｍが
ｎ：１の比率しかサポートできず、最適のプロセッサ・
クロック周波数を生成できなかったのに対し、本発明
は、実施例に記した構成をとることにより、外部システ
ム・クロックに対しｎ：ｍの比率をサポートし、最適の
プロセッサ・クロック周波数を生成することができる。
【図１】従来技術によるフェーズロックループ・クロッ
ク生成と分配の機構を示す図である。
ク生成と分配の機構を示す図である。
【図２】本発明の実施例にしたがい情報を処理するため
のマイクロプロセッサのブロック図である。
のマイクロプロセッサのブロック図である。
【図３】本発明の実施例による、フェーズロックループ
・クロック生成装置と分配機構を示す図である。
・クロック生成装置と分配機構を示す図である。
【図４】本発明による修飾論理をあらわす図式図であ
る。
る。
【図５】本発明による３：２比率のタイミング図であ
る。
る。
【図６】本発明による２：１比率のタイミング図であ
る。
る。
【図７】本発明による３：１比率のタイミング図であ
る。
る。
【図８】本発明によるクロック再生器の入力回路を示す
図式図である。
図式図である。
【図９】本発明の第２の実施例による、フェーズロック
ループ・クロック生成装置と分配機構を示す図である。
ループ・クロック生成装置と分配機構を示す図である。
１０ マイクロプロセッサ １１ システム・バス １２ バス・インターフェース・
ユニット ２０ プロセッサ・ユニット １００ 従来技術のクロック生成装
置 １１０、６１０ 遅延素子 １２０、３２０ 位相比較器 １３０、３３０ 電圧制御発振器 １４０、３４０ 分配網 １５０、６６０ 除算器 １４２、１４６、３４２、３４４、３４６、４６０
クロック再生器 ３００、６００ 本発明によるクロック生成
装置 ３１０ 外部システム・クロック信
号 ３４１ 分配クロック ３５０ 修飾論理 ３５２、３５４ ゲーティング信号 ３５６ 比率選択入力 ３６０ プロセッサ・クロック（＝
分配クロック３４１） ３６５ 内部システム・クロック信
号 ４０１、４０２ 入力ピン ４１０、５００ 入力回路 ４１１、４１２、４１３ ＡＮＤゲート ４１４、４１５ ＯＲゲート ４１６、４１７、４１８ 入力回路４１０が生成する
出力信号 ４２０、４３０、４４０ マスター／スレーブ・ラッ
チ ４５０ インバータ ５０１、５０２、５０３ ゲート ５１０、５２０ クロック再生器（３４４、
３４６）の入力
ユニット ２０ プロセッサ・ユニット １００ 従来技術のクロック生成装
置 １１０、６１０ 遅延素子 １２０、３２０ 位相比較器 １３０、３３０ 電圧制御発振器 １４０、３４０ 分配網 １５０、６６０ 除算器 １４２、１４６、３４２、３４４、３４６、４６０
クロック再生器 ３００、６００ 本発明によるクロック生成
装置 ３１０ 外部システム・クロック信
号 ３４１ 分配クロック ３５０ 修飾論理 ３５２、３５４ ゲーティング信号 ３５６ 比率選択入力 ３６０ プロセッサ・クロック（＝
分配クロック３４１） ３６５ 内部システム・クロック信
号 ４０１、４０２ 入力ピン ４１０、５００ 入力回路 ４１１、４１２、４１３ ＡＮＤゲート ４１４、４１５ ＯＲゲート ４１６、４１７、４１８ 入力回路４１０が生成する
出力信号 ４２０、４３０、４４０ マスター／スレーブ・ラッ
チ ４５０ インバータ ５０１、５０２、５０３ ゲート ５１０、５２０ クロック再生器（３４４、
３４６）の入力
フロントページの続き (72)発明者 チャールズ・ゴードン・ライト アメリカ合衆国78681テキサス州ラウンド ロック、ウッドロック 1204
Claims (12)
- 【請求項１】 第１の周波数を持つ第１のクロック信号
を出力するステップと、 ｎ：ｍ比率をあらわす少なくとも１つのゲーティング信
号を出力するステップと、 上記の第１クロック信号および上記の少なくとも１つの
ゲーティング信号に応答して、上記の第１周波数とｎ：
ｍの比率の関係を有する第２の周波数を持つ第２のクロ
ック信号を出力するステップと、 を有する、クロック信号生成方法。 - 【請求項２】 上記の第１クロック信号を出力する上記
のステップが、 システム・クロック信号を入力するステップと、 上記の第２クロック信号と上記のシステム・クロック信
号との間の差に対応する出力を生成するステップと、 上記の出力に応答して、上記の第１クロック信号を生成
するステップと、 を有する、請求項１に記載の方法。 - 【請求項３】 上記の少なくとも１つのゲーティング信
号を出力する上記のステップが、 ｎ：ｍ比率を入力するステップと、 上記の第１クロック信号および上記ｎ：ｍ比率に応答し
て少なくとも１つのゲーティング信号を生成するステッ
プと、 を有する、請求項１に記載の方法。 - 【請求項４】 上記の第１クロック信号および上記の第
２クロック信号をプロセッサ全体に配るステップをさら
に有する、請求項１に記載の方法。 - 【請求項５】 上記の第１クロック信号の上記の第１周
波数が、上記の第２クロック信号の上記の第２周波数に
等しい、請求項１に記載の方法。 - 【請求項６】 上記のｎ：ｍ比率のｍおよびｎが整数で
ある、請求項１に記載の方法。 - 【請求項７】 第１の周波数を持つ第１のクロック信号
を出力する回路と、 ｎ：ｍ比率をあらわす少なくとも１つのゲーティング信
号を出力するゲーティング回路と、 上記の第１クロック信号および上記の少なくとも１つの
ゲーティング信号に応答して、上記の第１周波数とｎ：
ｍの比率の関係を有する第２の周波数を持つ第２のクロ
ック信号を出力する出力回路と、 を有するクロック信号生成装置。 - 【請求項８】 上記の第２クロック信号と上記のシステ
ム・クロック信号との間の差に対応する出力を生成する
比較器と、 上記比較器の上記出力に対応して上記の第１クロック信
号を生成する発振器と、 を有する、請求項７に記載の装置。 - 【請求項９】 上記ゲーティング回路が修飾論理を有す
る、請求項７に記載の装置。 - 【請求項１０】上記の修飾論理が上記ｎ：ｍ比率を受け
取る手段を有する、請求項９に記載の装置。 - 【請求項１１】上記の出力回路がクロック再生器を有す
る、請求項７に記載の装置。 - 【請求項１２】上記の第１クロック信号の上記の第１周
波数が、上記第２クロック信号の上記の第２周波数に等
しい、請求項７に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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