JPS60194560A - リ−ド・オンリ・メモリ - Google Patents
リ−ド・オンリ・メモリInfo
- Publication number
- JPS60194560A JPS60194560A JP59049049A JP4904984A JPS60194560A JP S60194560 A JPS60194560 A JP S60194560A JP 59049049 A JP59049049 A JP 59049049A JP 4904984 A JP4904984 A JP 4904984A JP S60194560 A JPS60194560 A JP S60194560A
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- JP
- Japan
- Prior art keywords
- gate electrode
- word line
- line
- memory
- data line
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は読み出しの高速化を図ったＲＯＭ（Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ）に関するものである。
０ｎｌｙ Ｍｅｍｏｒｙ）に関するものである。
近年Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）をメモリ素子
とするＲＯＭ、特にマスクＲＯＭが多用されているが、
その微細化および高集積化に伴なって動作速度、つまり
情報読出し速度の向上が要求されてきている。即ち、従
来のこの種のＲＯＭは多数個のＭＩＳＦＥＴを縦横に配
列形成した上で、ＭＩＳＦＥＴの一方向に延設したゲー
トを入力線（ワード線）とし、これと交差する方向に延
設した線を出力線（データ線）として構成している。そ
して、前記データ線はＡｌ線にて形成しているが、ワー
ド線はＭＩＳＦＥＴのゲート電極を兼用する関係上ポリ
シリコンにて形成している。これは、ＭＩＳＦＥＴのｖ
ｔｈ 特性上又は製造工程上の要求等からゲート電極に
ポリシリコンが使用されるためである（たとえば特開昭
５６−１３０９６３号公報など）。
ｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）をメモリ素子
とするＲＯＭ、特にマスクＲＯＭが多用されているが、
その微細化および高集積化に伴なって動作速度、つまり
情報読出し速度の向上が要求されてきている。即ち、従
来のこの種のＲＯＭは多数個のＭＩＳＦＥＴを縦横に配
列形成した上で、ＭＩＳＦＥＴの一方向に延設したゲー
トを入力線（ワード線）とし、これと交差する方向に延
設した線を出力線（データ線）として構成している。そ
して、前記データ線はＡｌ線にて形成しているが、ワー
ド線はＭＩＳＦＥＴのゲート電極を兼用する関係上ポリ
シリコンにて形成している。これは、ＭＩＳＦＥＴのｖ
ｔｈ 特性上又は製造工程上の要求等からゲート電極に
ポリシリコンが使用されるためである（たとえば特開昭
５６−１３０９６３号公報など）。
このようにワード線をポリシリコンにて形成していると
、ポリシリコンのシート抵抗がＡ７等に比較して極めて
（１０の３剰程度）高いこと等から情報（信号）の伝達
速度が低下され、結局情報読出し速度が極めて低いもの
になるという問題が生じる。これに対しては、ゲート電
極とは別にＡ／線のワード線を形成する対策が考えられ
るが単にこのような対策をとるだけでは、ポリシリコン
層と第１．第２のＡｎ線層とで３層構造となり、最上層
の第２Ａ７１！線の平担性が悪化して断線等の信頼性を
低下させ或いは第２Ａｌ線におけるコンタクトが不能に
なる等、現状プロセスでの実用化は困難である。
、ポリシリコンのシート抵抗がＡ７等に比較して極めて
（１０の３剰程度）高いこと等から情報（信号）の伝達
速度が低下され、結局情報読出し速度が極めて低いもの
になるという問題が生じる。これに対しては、ゲート電
極とは別にＡ／線のワード線を形成する対策が考えられ
るが単にこのような対策をとるだけでは、ポリシリコン
層と第１．第２のＡｎ線層とで３層構造となり、最上層
の第２Ａ７１！線の平担性が悪化して断線等の信頼性を
低下させ或いは第２Ａｌ線におけるコンタクトが不能に
なる等、現状プロセスでの実用化は困難である。
本発明の目的は特にワード線における抵抗や容量の低減
を図ることによりＲＯＭの情報読出し速度の向上を達成
することのできるＲＯＭを提供することにある。
を図ることによりＲＯＭの情報読出し速度の向上を達成
することのできるＲＯＭを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添イ」図面からあきらかになるで
あろう。
本明細書の記述および添イ」図面からあきらかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のと、おりである。
を簡単に説明すれば、下記のと、おりである。
すなわち、メモリ素子としての各ＭＩＳＦＥＴのポリシ
リコンゲート電極を夫々連続しないよう独立に設ける一
方、ワード線およびデータ線を夫々金属膜にて形成しか
つ前記データ線は前記ポリシリコンゲート電極とは全く
重畳せず、ワード線はコンタクト相当部位にてのみポリ
シリコンゲート電極に重畳されるよう配設することによ
り、ワード線とデータ線を上下層に形成しても上層にお
ける平坦性の悪化やコンタクトの不能の防止を図り、か
つ一方ではワード線における抵抗、容量の低減を図って
情報読出し速度の向上を達成するものである。
リコンゲート電極を夫々連続しないよう独立に設ける一
方、ワード線およびデータ線を夫々金属膜にて形成しか
つ前記データ線は前記ポリシリコンゲート電極とは全く
重畳せず、ワード線はコンタクト相当部位にてのみポリ
シリコンゲート電極に重畳されるよう配設することによ
り、ワード線とデータ線を上下層に形成しても上層にお
ける平坦性の悪化やコンタクトの不能の防止を図り、か
つ一方ではワード線における抵抗、容量の低減を図って
情報読出し速度の向上を達成するものである。
〔実施例１〕
第１図ないし第３図は本発明のＲＯＭの一実施例を示し
、第１図は平面図、第２図囚、（Ｂ）は夫々第１図のＡ
Ａ、ＢＢｉ断面図、第３図は回路図である。シリコン等
の半導体基板１の主面にはメモリ素子２を縦横方向に多
数個配列し、かつこれらメモリ素子２に接続し得る入力
線（ワード線）３と出力線（データ線）４を横および縦
方向に配列形成している。
、第１図は平面図、第２図囚、（Ｂ）は夫々第１図のＡ
Ａ、ＢＢｉ断面図、第３図は回路図である。シリコン等
の半導体基板１の主面にはメモリ素子２を縦横方向に多
数個配列し、かつこれらメモリ素子２に接続し得る入力
線（ワード線）３と出力線（データ線）４を横および縦
方向に配列形成している。
前記メモリ素子２はＭＯ８ＦＥＴ構造として形成される
が、情報書込部のみがＭＯＳＦＥＴとして完成され、他
の部位にはゲート電極を形成しない未完成のＭＯＳＦＥ
Ｔとして形成されている。
が、情報書込部のみがＭＯＳＦＥＴとして完成され、他
の部位にはゲート電極を形成しない未完成のＭＯＳＦＥ
Ｔとして形成されている。
即ち、情報書込み素子２ａは半導体基板１の主匍にフィ
ールド酸化膜１ａに画成されて略くし状に形成した不純
物層（ソース・ドレイン層）５と、ポリシリコンで形成
したゲートｌｉｔ極６およびゲート酸化膜７とでＭＯＳ
ＦＥＴを構成しているが、他メモリ素子２ｂにはゲート
電極６を形成ぜす、したがってＭＯＳＦＥＴは構成して
いない。なお、不純物層５は共通してＧＮＤに接続し、
一般的にはゲート電極（ｊの形成後にセル７アライン法
を利用して形成する。
ールド酸化膜１ａに画成されて略くし状に形成した不純
物層（ソース・ドレイン層）５と、ポリシリコンで形成
したゲートｌｉｔ極６およびゲート酸化膜７とでＭＯＳ
ＦＥＴを構成しているが、他メモリ素子２ｂにはゲート
電極６を形成ぜす、したがってＭＯＳＦＥＴは構成して
いない。なお、不純物層５は共通してＧＮＤに接続し、
一般的にはゲート電極（ｊの形成後にセル７アライン法
を利用して形成する。
一方、縦方向に配列しまたデータ線４は層間絶縁膜８上
にパターン形成した。ｌ膜によりＡ、 ｌ線として形成
されており、しかもこの場合データ線４は前記ゲート電
極６とは重なることのない平面位置、換言すれば平面方
向に隣合った位置でかつ前記不純物層５上を通る位置に
延設されている。そして、前記情報書込み素子２ａの不
純物層５にコンタクト４ａにより接続されるＣまた、横
方向に配列したワード線３はデータ線４上の層間絶縁膜
９上に同様にＡｌ線として形成されている。そして、こ
のワード線３は前記ゲート電極６の一部、つまりコンタ
クト相当部にのみ重なる平面位置に延設され、情報書込
み素子２ａのゲート電極６にのみコンタク）３ａを介し
て接続されている。これにより、第１図のメモリ構成で
は、第３図に示す回路構成とされる。
にパターン形成した。ｌ膜によりＡ、 ｌ線として形成
されており、しかもこの場合データ線４は前記ゲート電
極６とは重なることのない平面位置、換言すれば平面方
向に隣合った位置でかつ前記不純物層５上を通る位置に
延設されている。そして、前記情報書込み素子２ａの不
純物層５にコンタクト４ａにより接続されるＣまた、横
方向に配列したワード線３はデータ線４上の層間絶縁膜
９上に同様にＡｌ線として形成されている。そして、こ
のワード線３は前記ゲート電極６の一部、つまりコンタ
クト相当部にのみ重なる平面位置に延設され、情報書込
み素子２ａのゲート電極６にのみコンタク）３ａを介し
て接続されている。これにより、第１図のメモリ構成で
は、第３図に示す回路構成とされる。
以上の構成によれば、データ線４はもとよりワード線３
がＡＡ線にて構成されているので低抵抗化が達成できる
一方、容量の大きなポリシリコンのゲート電極６は情報
書込み素子２ａにのみ形成された上でワード線３に接続
されているので、ゲート電極を一方向に延設している従
来構成に比較してグー１１極６自身の容量を低減すると
共にワード線３の容量も低減される。これにより、情報
読出しにおけるワード線３の低抵抗化、低容量化を図り
、読出し速度の向上を達成することができる。
がＡＡ線にて構成されているので低抵抗化が達成できる
一方、容量の大きなポリシリコンのゲート電極６は情報
書込み素子２ａにのみ形成された上でワード線３に接続
されているので、ゲート電極を一方向に延設している従
来構成に比較してグー１１極６自身の容量を低減すると
共にワード線３の容量も低減される。これにより、情報
読出しにおけるワード線３の低抵抗化、低容量化を図り
、読出し速度の向上を達成することができる。
一方、ワード線３、データ線４を夫々Ａ［線で２層に形
成することによりゲート電極６と合わせて３層の構成と
されるが、データ線４はゲート電極６とは全く重なって
いないため、最上層としてのワード線３における平坦性
は極めて好条件であり段切れ等の不具合が生じることは
ない。また、データ線４とゲート電極６は厚さ方向の差
が少ないので、ワード線３とゲート電極６とのコンタク
ト３ａ形成も従来のプロセスを殆んどそのまま利用でき
接続不能となることもない。
成することによりゲート電極６と合わせて３層の構成と
されるが、データ線４はゲート電極６とは全く重なって
いないため、最上層としてのワード線３における平坦性
は極めて好条件であり段切れ等の不具合が生じることは
ない。また、データ線４とゲート電極６は厚さ方向の差
が少ないので、ワード線３とゲート電極６とのコンタク
ト３ａ形成も従来のプロセスを殆んどそのまま利用でき
接続不能となることもない。
〔実施例２〕
第４図および第５図囚、（Ｂ）は本発明の他の実施例を
示し、第４図は平面図、第５図（Ａｔ、 （Ｂｌは第４
図のＡＡ、ＢＢ線断面図である。本実施例は、半導体基
板１１上に形成するメモＩＪ Ｘ子１２は全て不連続状
、つまり夫々が独立されたポリシリコンのゲート電極１
６と、連続された不純物層１５とでＭＯＳＦＥＴとして
６？成している。そして、層間絶縁膜１８上には、今度
は下層としてワード線１３をＡｌ線で横方向に延設し、
その上に更に層間絶縁膜１９上にデータ線１４をＡｌ線
で縦方向に延設している。前記ワード線１３は各ゲート
電極１６の一部上を通る（交差）するように延設し、情
報書込み素子１２ａのゲート電極１６にコンタク）１３
ａを介して接続している。一方、このワー ト線１３０
）パターン形成時には各メモリ素子１２の不純物層】５
上でかつデータ線１４の直下相当位置に夫々島状の中継
層２０を形成しておき、夫々コンタク）２０ａにより不
純物層１５に接続している。データ線１４はこの中継層
２０の直上位置、つまりゲート電極１６とは重なること
のない平面位置に延設し、情報書込み素子１２ａにおい
てのみコンタク）１４ａを介して前記中継層２０および
これを介して前記不純物層１５に接続している。
示し、第４図は平面図、第５図（Ａｔ、 （Ｂｌは第４
図のＡＡ、ＢＢ線断面図である。本実施例は、半導体基
板１１上に形成するメモＩＪ Ｘ子１２は全て不連続状
、つまり夫々が独立されたポリシリコンのゲート電極１
６と、連続された不純物層１５とでＭＯＳＦＥＴとして
６？成している。そして、層間絶縁膜１８上には、今度
は下層としてワード線１３をＡｌ線で横方向に延設し、
その上に更に層間絶縁膜１９上にデータ線１４をＡｌ線
で縦方向に延設している。前記ワード線１３は各ゲート
電極１６の一部上を通る（交差）するように延設し、情
報書込み素子１２ａのゲート電極１６にコンタク）１３
ａを介して接続している。一方、このワー ト線１３０
）パターン形成時には各メモリ素子１２の不純物層】５
上でかつデータ線１４の直下相当位置に夫々島状の中継
層２０を形成しておき、夫々コンタク）２０ａにより不
純物層１５に接続している。データ線１４はこの中継層
２０の直上位置、つまりゲート電極１６とは重なること
のない平面位置に延設し、情報書込み素子１２ａにおい
てのみコンタク）１４ａを介して前記中継層２０および
これを介して前記不純物層１５に接続している。
１、たがって、本例のＲＯＭにおいてもワード糺１３お
よびデータ線１４がＡＡで形成され、かつワード線１３
には情報書込み素子１２ａのゲート電極１６が接続され
ているのみであるので、ワード線１３の低抵抗化および
低容量化を図り、情報読出しの高速化が達成できる。一
方、ゲート電極１６とワード線１３との重なりは少なく
かつデータ線１４がゲート電極１６上に重なることはな
いので、最上層としてのデータ線の平坦性は良好で段切
れが生ずることもなく、またデータ線１４は中継層２０
を介して不純物層１５に接続されるので接続不能が生ず
ることもない。
よびデータ線１４がＡＡで形成され、かつワード線１３
には情報書込み素子１２ａのゲート電極１６が接続され
ているのみであるので、ワード線１３の低抵抗化および
低容量化を図り、情報読出しの高速化が達成できる。一
方、ゲート電極１６とワード線１３との重なりは少なく
かつデータ線１４がゲート電極１６上に重なることはな
いので、最上層としてのデータ線の平坦性は良好で段切
れが生ずることもなく、またデータ線１４は中継層２０
を介して不純物層１５に接続されるので接続不能が生ず
ることもない。
（１）データ線とワード線をＡｌ１１ｆｌＪで形成し、
かつワード線に接続するポリシリコンのゲート電極は各
メモリ素子毎に独立して設けているσ）で、データ線、
ワード線における低抵抗化および低容量化を図って情報
読出し速度の向上を達成できる。
かつワード線に接続するポリシリコンのゲート電極は各
メモリ素子毎に独立して設けているσ）で、データ線、
ワード線における低抵抗化および低容量化を図って情報
読出し速度の向上を達成できる。
（２）データ線とゲート電極とが全く重ならない状態に
形成し、またワード線は少しの部分でのみゲート電極と
重なる構成であるため、データ線とワード線がゲート電
極と合わせて３層構造にされても、最上層における線の
平坦性を向上（７て段切れを防止し、かつメモリ素子と
の接続を良好に行なうことができる。
形成し、またワード線は少しの部分でのみゲート電極と
重なる構成であるため、データ線とワード線がゲート電
極と合わせて３層構造にされても、最上層における線の
平坦性を向上（７て段切れを防止し、かつメモリ素子と
の接続を良好に行なうことができる。
（３）データ線とワード線とでＡＡ２層構造とＩ２ても
、Ａ７層数が従来の１層から２層に増加するだけでＲＯ
Ｍを構成でき、プロセスはあまり複雑化しない。
、Ａ７層数が従来の１層から２層に増加するだけでＲＯ
Ｍを構成でき、プロセスはあまり複雑化しない。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、情報の書込
みは、不純物層の有無、不純物濃度やチャネル領域の基
板濃度の違いによっても行なうことができ、また縦型Ｒ
ＯＭの場合にはソース・ドレインの短絡等の方法による
メモリ素子構造であってもよい。また、各メモリ素子や
ワード線、データ線の具体的なパターン形状は種々変更
できる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、情報の書込
みは、不純物層の有無、不純物濃度やチャネル領域の基
板濃度の違いによっても行なうことができ、また縦型Ｒ
ＯＭの場合にはソース・ドレインの短絡等の方法による
メモリ素子構造であってもよい。また、各メモリ素子や
ワード線、データ線の具体的なパターン形状は種々変更
できる。
以」二の説明では主として本発明者によってなされた発
明をその背景となったＲＯＭのメモリ素子部についての
み説明したが、このようなメモリ素子構造を備えるもの
であれば、ＲＯＭはもとより、ＲＯＭ内蔵ＬＳＩにも同
様に適用できる。
明をその背景となったＲＯＭのメモリ素子部についての
み説明したが、このようなメモリ素子構造を備えるもの
であれば、ＲＯＭはもとより、ＲＯＭ内蔵ＬＳＩにも同
様に適用できる。
第１図は本発明のＲ，ＯＭの一実施例の平面図、第２図
囚、■）は夫々第１図のＡＡ、ＢＢ線拡大断面図、 第３図は回路図、 第４図は第２実施例の平面図、 第５図（３）、［Ｆ］）は夫々第４図のＡＡ、、ＢＢ線
拡大断面図である。 １．１１・・・半導体基板、２．１２・・・メモリ素子
、２ａ、１２ａ・・・情報書込み素子、３．１３・・・
ワード線、４，１４・・・データ線、５，１５・・・不
純物層（ソース・ドレイン層）、６，１６・・・ゲート
電極、２０・・・中継層。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 １１Ｊ′失
囚、■）は夫々第１図のＡＡ、ＢＢ線拡大断面図、 第３図は回路図、 第４図は第２実施例の平面図、 第５図（３）、［Ｆ］）は夫々第４図のＡＡ、、ＢＢ線
拡大断面図である。 １．１１・・・半導体基板、２．１２・・・メモリ素子
、２ａ、１２ａ・・・情報書込み素子、３．１３・・・
ワード線、４，１４・・・データ線、５，１５・・・不
純物層（ソース・ドレイン層）、６，１６・・・ゲート
電極、２０・・・中継層。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 １１Ｊ′失
Claims (1)
- 【特許請求の範囲】 １、 メモリ素子を構成するＭＩＳＦＥＴを縦横に配列
し、かつこれらにワード線とデータ線を配設接続してな
るリード・オンリーメモリであって、前記ＭＩＳＦＥＴ
の各ポリシリコンゲート電極を夫々連続しないよう独立
に設ける一方、前記ワード線とデータ線を夫々金属膜に
て形成し、前記データ線ぼ前記ポリシリコンゲート電極
とは全く重畳しないよう配設し、ワード線は前記ポリシ
リコンゲート電極とのコンタクト相当部位にてのみ重畳
されるよう構成したことを特徴とするリード・オンリ・
メモリ。 ２、データ線はポリシリコンゲート電極と並設し、ワー
ド線はこれと交差するように配設してなる特許請求の範
囲第１項記載のリード・オンリ・メモリ。 ３、ワード線とデータ線は夫々Ａ７線からなる特許請求
の範囲第１項又は第２項記載のリード・オンリ・メモリ
。 ４、ポリシリコンゲート電極とワード線のコンタクトの
有無で情報の書込みを行なってなる特許請求の範囲第１
項ないし第３項のいずれかに記載のり−ド慟オンリ・メ
モリ。 ５、ポリシリコンゲート電極の有無で情報の書込みを行
なってなる特許請求の範囲第１項ないし第３項のいずれ
かに記載のリード・オンリ・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049049A JPS60194560A (ja) | 1984-03-16 | 1984-03-16 | リ−ド・オンリ・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049049A JPS60194560A (ja) | 1984-03-16 | 1984-03-16 | リ−ド・オンリ・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60194560A true JPS60194560A (ja) | 1985-10-03 |
Family
ID=12820222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049049A Pending JPS60194560A (ja) | 1984-03-16 | 1984-03-16 | リ−ド・オンリ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014086571A (ja) * | 2012-10-24 | 2014-05-12 | Fujitsu Semiconductor Ltd | 読み出し専用半導体記憶装置 |
-
1984
- 1984-03-16 JP JP59049049A patent/JPS60194560A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014086571A (ja) * | 2012-10-24 | 2014-05-12 | Fujitsu Semiconductor Ltd | 読み出し専用半導体記憶装置 |
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