JPH02165678A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
- Publication number
- JPH02165678A JPH02165678A JP63321222A JP32122288A JPH02165678A JP H02165678 A JPH02165678 A JP H02165678A JP 63321222 A JP63321222 A JP 63321222A JP 32122288 A JP32122288 A JP 32122288A JP H02165678 A JPH02165678 A JP H02165678A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- gate electrode
- mos transistor
- drain
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は均一なドレイン耐圧を必要とするＭＯＳトラン
ジスタ、特に半導体集積回路の入出力回路に関するもの
である。
ジスタ、特に半導体集積回路の入出力回路に関するもの
である。
従来の技術
近年、半導体集積回路の高速化が盛んに行なわれている
。これに伴なって、半導体集積回路間を結ぶ入出力回路
部での高速化が重要になって来ている。この高速化実現
のために入出力回路の駆動能力増大および入出力容量を
低減する手段が利用されている。
。これに伴なって、半導体集積回路間を結ぶ入出力回路
部での高速化が重要になって来ている。この高速化実現
のために入出力回路の駆動能力増大および入出力容量を
低減する手段が利用されている。
以下に従来の入出力回路のＭＯＳトランジスタ構造につ
いて第２図および第３図を参照にして説明する。
いて第２図および第３図を参照にして説明する。
第２図にはＭＯＳトランジスタの平面図、第３図は第２
図中ａ−ａ’部の断面図であり、半導体基板上に格子模
様状にゲート電極１を形成した後に、不純物拡散により
ゲート電極間に島状のソース・ドレイン不純物拡散層２
．３を形成し、それぞれの拡散層にコンタクト窓６を開
けた後に、導電性配線４，５により隣り合うそれぞれの
拡散層を異なる市松模様状の２つの拡散層群に分割配線
している。
図中ａ−ａ’部の断面図であり、半導体基板上に格子模
様状にゲート電極１を形成した後に、不純物拡散により
ゲート電極間に島状のソース・ドレイン不純物拡散層２
．３を形成し、それぞれの拡散層にコンタクト窓６を開
けた後に、導電性配線４，５により隣り合うそれぞれの
拡散層を異なる市松模様状の２つの拡散層群に分割配線
している。
以上のように構成されたＭＯＳトランジスタについて、
以下その機能を説明する。
以下その機能を説明する。
ゲート電極１が格子状に形成されており、２つの拡散層
群２および３は、それぞれドレインおよびソースとして
動作する。１つのドレイン拡散層２は四方をゲート電極
で囲まれており、そのいずれもがＭＯＳトランジスタと
して動作する。このため、通常のドレイン拡散層の２辺
のみをＭＯＳトランジスタとして動作させる構造に比較
して、同一のドレイン拡散層の面積で約２倍のＭＯＳト
ランジスタを形成することができる。これにより、ＭＯ
Ｓトランジスタの駆動能力の増大およびドレイン拡散層
容量の削減が可能になる。
群２および３は、それぞれドレインおよびソースとして
動作する。１つのドレイン拡散層２は四方をゲート電極
で囲まれており、そのいずれもがＭＯＳトランジスタと
して動作する。このため、通常のドレイン拡散層の２辺
のみをＭＯＳトランジスタとして動作させる構造に比較
して、同一のドレイン拡散層の面積で約２倍のＭＯＳト
ランジスタを形成することができる。これにより、ＭＯ
Ｓトランジスタの駆動能力の増大およびドレイン拡散層
容量の削減が可能になる。
発明が解決しようとする課題
しかしながら上記従来の構成では、ゲート電極を格子模
様状に形成するために、ドレイン拡散層２およびゲート
電極１に直角な角を生じ、この角部での電界集中による
ドレイン耐圧の低下を引き起こし、ドレイン耐圧の不均
一による局部的なドレイン破壊を起こし易いという欠点
を有していた。
様状に形成するために、ドレイン拡散層２およびゲート
電極１に直角な角を生じ、この角部での電界集中による
ドレイン耐圧の低下を引き起こし、ドレイン耐圧の不均
一による局部的なドレイン破壊を起こし易いという欠点
を有していた。
本発明は上記従来の問題点を解決するもので、ドレイン
耐圧の局部的な低下を削減しながら駆動能力の増大およ
びドレイン拡散容量の削減をすることのできるＭＯＳト
ランジスタを提供することを目的とする。
耐圧の局部的な低下を削減しながら駆動能力の増大およ
びドレイン拡散容量の削減をすることのできるＭＯＳト
ランジスタを提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明のＭＯＳ）ランジスタ
は、−導電型の半導体基板上に格子模様状に形成された
ゲート電極と、同ゲート電極に囲まれた領域に形成され
た上記半導体基板とは逆導電型の不純物拡散層と、相隣
り合う上記拡散層がそれぞれ異なる配線で市松模様状に
接続された２つの拡散層群と、同拡散層群の少なくとも
一方のそれぞれの拡散層が８辺以上の上記ゲート電極と
の対向辺を持つ多角形に形成された構成を有している。
は、−導電型の半導体基板上に格子模様状に形成された
ゲート電極と、同ゲート電極に囲まれた領域に形成され
た上記半導体基板とは逆導電型の不純物拡散層と、相隣
り合う上記拡散層がそれぞれ異なる配線で市松模様状に
接続された２つの拡散層群と、同拡散層群の少なくとも
一方のそれぞれの拡散層が８辺以上の上記ゲート電極と
の対向辺を持つ多角形に形成された構成を有している。
作用
この構成によって、ＭＯＳトランジスタにおけるドレイ
ン拡散層およびゲート電極の角部を除去し、ドレイン電
界集中による局部的なドレイン耐圧低下を削減すること
ができる。
ン拡散層およびゲート電極の角部を除去し、ドレイン電
界集中による局部的なドレイン耐圧低下を削減すること
ができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明のＭＯＳ）ランジスタの平面図を示すも
のである。先に述べた従来例の第２図と同様に格子模様
状のゲート電極１を形成した後に、不純物拡散によりゲ
ート電極間に島状のソース・ドレイン不純物拡散層２．
３を形成し、それぞれの拡散層にコ゛ンタクト窓６を開
けた後に、導電性配線４，５により隣り合うそれぞれの
拡散層が異なる市松模様状の２つの拡散層群に分割配線
しているのであるが、ここで、格子模様状に形成するゲ
ート電極１において、ドレイン拡散層２を形成する部分
の四つの角部を面取りし、このゲート電極１上より不純
物拡散により形成されるドレイン拡散層も８角形になる
構成をしている。
のである。先に述べた従来例の第２図と同様に格子模様
状のゲート電極１を形成した後に、不純物拡散によりゲ
ート電極間に島状のソース・ドレイン不純物拡散層２．
３を形成し、それぞれの拡散層にコ゛ンタクト窓６を開
けた後に、導電性配線４，５により隣り合うそれぞれの
拡散層が異なる市松模様状の２つの拡散層群に分割配線
しているのであるが、ここで、格子模様状に形成するゲ
ート電極１において、ドレイン拡散層２を形成する部分
の四つの角部を面取りし、このゲート電極１上より不純
物拡散により形成されるドレイン拡散層も８角形になる
構成をしている。
以上のように構成されたＭＯＳトランジスタについて、
以下その機能を説明する。
以下その機能を説明する。
格子模様状に形成されたゲート電極ｌと、同電極に囲ま
れた不純物拡散層２および３がそれぞれドレインおよび
ソースとしてＭＯＳトランジスタを構成している。ここ
で、ドレイン拡散層２およびこれに対向して形成される
ゲート電極１を８角形状にすることにより、ドレイン拡
散層２に鋭角な角部をつくらず、またゲート電極の角部
を除去してゲート電界が集中し難くし、局部的なドレイ
ン耐圧の低下を抑えている。
れた不純物拡散層２および３がそれぞれドレインおよび
ソースとしてＭＯＳトランジスタを構成している。ここ
で、ドレイン拡散層２およびこれに対向して形成される
ゲート電極１を８角形状にすることにより、ドレイン拡
散層２に鋭角な角部をつくらず、またゲート電極の角部
を除去してゲート電界が集中し難くし、局部的なドレイ
ン耐圧の低下を抑えている。
以上のように本実施例によれば、格子模様状に形成され
たゲート電極のドレイン拡散層側を８角形状に形成する
ことにより、局部的なドレイン耐圧の低下を抑えること
ができる。
たゲート電極のドレイン拡散層側を８角形状に形成する
ことにより、局部的なドレイン耐圧の低下を抑えること
ができる。
発明の効果
以上のように、本発明は格子模様状に形成されたゲート
電極間に島状に形成されるソース・ドレイン拡散層の少
なくとも一方を８角形以上の多角形状に形成することに
より、より均一なドレイン耐圧を有する優れたＭＯＳト
ランジスタを実現できるものである。
電極間に島状に形成されるソース・ドレイン拡散層の少
なくとも一方を８角形以上の多角形状に形成することに
より、より均一なドレイン耐圧を有する優れたＭＯＳト
ランジスタを実現できるものである。
第１図は本発明の一実施例におけるＭＯＳトランジスタ
の平面図、第２図は従来のＭＯＳトランジスタの平面図
、第３図は第２図の断面図である。 １・・・・・・ゲート電極、２・・・・・・ドレイン拡
散層、３・・・・・・ソース拡散層、４，５・・・・・
・ドレインおよびソースに接続する導電性配線、６・・
・・・・コンタクト窓。
の平面図、第２図は従来のＭＯＳトランジスタの平面図
、第３図は第２図の断面図である。 １・・・・・・ゲート電極、２・・・・・・ドレイン拡
散層、３・・・・・・ソース拡散層、４，５・・・・・
・ドレインおよびソースに接続する導電性配線、６・・
・・・・コンタクト窓。
Claims (1)
- 一導電型の半導体基板上に格子模様状に形成されたゲー
ト電極と、同ゲート電極に囲まれた領域に形成された上
記半導体基板とは逆導電型の不純物拡散層と、相隣り合
う上記拡散層がそれぞれ異なる配線で市松模様状に接続
された２つの拡散層群と、同拡散層群の少なくとも一方
のそれぞれの拡散層が８辺以上の上記ゲート電極との対
向辺を持つ多角形に形成された構造を備えたことを特徴
とするＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321222A JPH02165678A (ja) | 1988-12-20 | 1988-12-20 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321222A JPH02165678A (ja) | 1988-12-20 | 1988-12-20 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02165678A true JPH02165678A (ja) | 1990-06-26 |
Family
ID=18130169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321222A Pending JPH02165678A (ja) | 1988-12-20 | 1988-12-20 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02165678A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318543B1 (ko) * | 1998-01-07 | 2001-12-22 | 가네꼬 히사시 | 반도체장치 |
| JP2006165406A (ja) * | 2004-12-10 | 2006-06-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2009032927A (ja) * | 2007-07-27 | 2009-02-12 | Sanyo Electric Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6191960A (ja) * | 1984-10-12 | 1986-05-10 | Nec Corp | 半導体装置 |
| JPS63204655A (ja) * | 1987-02-19 | 1988-08-24 | Nec Corp | Ｍｉｓトランジスタ |
-
1988
- 1988-12-20 JP JP63321222A patent/JPH02165678A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6191960A (ja) * | 1984-10-12 | 1986-05-10 | Nec Corp | 半導体装置 |
| JPS63204655A (ja) * | 1987-02-19 | 1988-08-24 | Nec Corp | Ｍｉｓトランジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318543B1 (ko) * | 1998-01-07 | 2001-12-22 | 가네꼬 히사시 | 반도체장치 |
| JP2006165406A (ja) * | 2004-12-10 | 2006-06-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2009032927A (ja) * | 2007-07-27 | 2009-02-12 | Sanyo Electric Co Ltd | 半導体装置 |
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