JPS607821B2 - 記憶装置診断処理方式 - Google Patents
記憶装置診断処理方式Info
- Publication number
- JPS607821B2 JPS607821B2 JP54094513A JP9451379A JPS607821B2 JP S607821 B2 JPS607821 B2 JP S607821B2 JP 54094513 A JP54094513 A JP 54094513A JP 9451379 A JP9451379 A JP 9451379A JP S607821 B2 JPS607821 B2 JP S607821B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- error
- buffer memory
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、記憶装置診断処理方式、特に単一パッケージ
上に搭載されるバッファ・メモリーこついて、当該記憶
装置中のいずれかのバッファ・メモリあるいは記憶素子
群に故障が存在するかを、健全状態メモリからの読出し
データとビット対応の比較をとって判定するようにした
記憶装置診断処理方式に関するものである。
上に搭載されるバッファ・メモリーこついて、当該記憶
装置中のいずれかのバッファ・メモリあるいは記憶素子
群に故障が存在するかを、健全状態メモリからの読出し
データとビット対応の比較をとって判定するようにした
記憶装置診断処理方式に関するものである。
最近のＬＳｉ技術によって、同一カード上にロジックＬ
Ｓｉとメモリ素子とがパッケージされたり、１つのカー
ド上に高密度でメモリ素子が実装されるようになったた
めに、障害メモリ素子を判定することがきわめて困難と
なってきた。
Ｓｉとメモリ素子とがパッケージされたり、１つのカー
ド上に高密度でメモリ素子が実装されるようになったた
めに、障害メモリ素子を判定することがきわめて困難と
なってきた。
従釆の場合、例えばバッファ・メモリに障害が発生した
状態を考えても、純粋なバッファ・メモリ部分だけでも
何枚かのカード‘こ分割されていたために、メモリ・カ
ードを差し替えるだけで不良メモリ素子を含むカードを
指摘することができた。そして、この場合カード自体も
比較的安価であるために、取りあえずカードを交換して
おき、後刻ゆっくりとテスタによって不良素子を指摘す
ることが可能であった。しかし、上述の如く高密度とな
り、例えばバッファ・メモリ全体が１枚のカード上に実
装されかつ周辺ロジックまで含めて実装されていたりす
ると、メモリ・カード交換によって障害を探索するとい
う手段をとることがきわめてむづかしくなる。本発明は
上記の点を解決することを目的としており、本発明の記
憶装置診断処理方式は、単一のパッケージ内に搭載され
て複数の連想単位をもつバッファ・メモリをそなえ、処
理の進行に当って当該バッファ・メモリをアクセスして
処理を進めるデータ処理装置において、上記バッファ・
メモリをアクセスしたときのアドレス情報とアクセス・
コントロール情報とを少なくとも保持する保持レジスタ
、当該アクセスに当って発生したエラー・バイト位置情
報と当該エラー・データとを少なくとも保持する保持レ
ジスタをもうけ、上記エラー発生時に、上記バッファ・
メモリにおいてアドレス・マッチを生じた連想単位の連
想単位情報を保持する健全状態メモリをアクセスしデー
タをフェツチして、当該バッファ・メモリの内容を更新
するよう綾成すると共に、上記健全状態メモリからフェ
ツチされてきたデータのフエツチ。
状態を考えても、純粋なバッファ・メモリ部分だけでも
何枚かのカード‘こ分割されていたために、メモリ・カ
ードを差し替えるだけで不良メモリ素子を含むカードを
指摘することができた。そして、この場合カード自体も
比較的安価であるために、取りあえずカードを交換して
おき、後刻ゆっくりとテスタによって不良素子を指摘す
ることが可能であった。しかし、上述の如く高密度とな
り、例えばバッファ・メモリ全体が１枚のカード上に実
装されかつ周辺ロジックまで含めて実装されていたりす
ると、メモリ・カード交換によって障害を探索するとい
う手段をとることがきわめてむづかしくなる。本発明は
上記の点を解決することを目的としており、本発明の記
憶装置診断処理方式は、単一のパッケージ内に搭載され
て複数の連想単位をもつバッファ・メモリをそなえ、処
理の進行に当って当該バッファ・メモリをアクセスして
処理を進めるデータ処理装置において、上記バッファ・
メモリをアクセスしたときのアドレス情報とアクセス・
コントロール情報とを少なくとも保持する保持レジスタ
、当該アクセスに当って発生したエラー・バイト位置情
報と当該エラー・データとを少なくとも保持する保持レ
ジスタをもうけ、上記エラー発生時に、上記バッファ・
メモリにおいてアドレス・マッチを生じた連想単位の連
想単位情報を保持する健全状態メモリをアクセスしデー
タをフェツチして、当該バッファ・メモリの内容を更新
するよう綾成すると共に、上記健全状態メモリからフェ
ツチされてきたデータのフエツチ。
アドレスと当該フェッチ・アドレスにフェツチ・データ
長をプラスしたアドレスとの間に上記エラーを生じた個
所のエラー・アドレスが挟まれることにもとづいて、当
該フェッチされたデータから上記ェフー・バイト位置に
対応した正しいバイト・データを抽出し、上記エラー・
データと上記正しいバイト・データとをビット対応に比
較し、上記パッケージ上に搭載される故障記憶素子ある
いは当該記憶素子を含む記憶素子群を決定することを特
徴としている。以下図面を参照しつつ説明する。第１図
は本発明が適用される記憶装置の一実施例メモリ構成図
、第２図は本発明の一実施例を示す。第１図図示の場合
、６必バイト即ち、 ６４（ライン）×１６（連想単位）×６４（バイト／ラ
イン）のバッファ・メモリの例が示されている。
長をプラスしたアドレスとの間に上記エラーを生じた個
所のエラー・アドレスが挟まれることにもとづいて、当
該フェッチされたデータから上記ェフー・バイト位置に
対応した正しいバイト・データを抽出し、上記エラー・
データと上記正しいバイト・データとをビット対応に比
較し、上記パッケージ上に搭載される故障記憶素子ある
いは当該記憶素子を含む記憶素子群を決定することを特
徴としている。以下図面を参照しつつ説明する。第１図
は本発明が適用される記憶装置の一実施例メモリ構成図
、第２図は本発明の一実施例を示す。第１図図示の場合
、６必バイト即ち、 ６４（ライン）×１６（連想単位）×６４（バイト／ラ
イン）のバッファ・メモリの例が示されている。
図示の場合、符号ＵＮＩＴで表わす縦方向に並んだ図示
４個の積み木が１メモリ素子に対応し、該１メモリ素子
は２５６（語）×１（ビット） の高速ＲＡＭで構成される。
４個の積み木が１メモリ素子に対応し、該１メモリ素子
は２５６（語）×１（ビット） の高速ＲＡＭで構成される。
１メモリ素子ＵＮＩＴは、上記２５６語を６４（ライン
）×４ビットに割振られている。
）×４ビットに割振られている。
そして、データ１バイト分は「例えば＃０連想単位（＃
ＯＡＳＳＯ）に属するブロック２一０なし２一８上の「
同一ライン上の同じナンバ位置例えば「０」をもつ」所
の９ビットをもって与えられる。図示の場合、上記２５
虎鰯こ対応するアドレス情報８ビットを、上位６ビット
によってラインを選択するライン・アドレスにあて、ま
た下位２ビットを１ライン６少ゞィト内のバイト位置を
選択するバイト・アドレスにあてている。
ＯＡＳＳＯ）に属するブロック２一０なし２一８上の「
同一ライン上の同じナンバ位置例えば「０」をもつ」所
の９ビットをもって与えられる。図示の場合、上記２５
虎鰯こ対応するアドレス情報８ビットを、上位６ビット
によってラインを選択するライン・アドレスにあて、ま
た下位２ビットを１ライン６少ゞィト内のバイト位置を
選択するバイト・アドレスにあてている。
即ち、図示ＵＮＩＴについて考えると、上記下位２ビッ
トが「００」の場合には図示ナンバ０をもつバイトが選
択され、「０１」の場合には図示ナンバ１６をもつバイ
トが選択され、「１０」の場合には図示ナンバ３２をも
つバイトが選択され、「１１」の場合には図示ナンバ４
８をもつバイトが選択される。そして、図示の場合、バ
イト方向に９個、連想単位方向に断固 図示各ブロック
２一ｉに対応して６４／４＝１６個のメモリ素子を必要
とする。
トが「００」の場合には図示ナンバ０をもつバイトが選
択され、「０１」の場合には図示ナンバ１６をもつバイ
トが選択され、「１０」の場合には図示ナンバ３２をも
つバイトが選択され、「１１」の場合には図示ナンバ４
８をもつバイトが選択される。そして、図示の場合、バ
イト方向に９個、連想単位方向に断固 図示各ブロック
２一ｉに対応して６４／４＝１６個のメモリ素子を必要
とする。
即ち２５６×９＝２３０４個のメモリ素子が用いられて
いる。第２図は、上記の如きバッファ・メモリが１つの
カード上に搭載されて、処理のためにアクセスされてい
る状態で障害が発生した際に、障害メモリ素子またはメ
モリ素子群を判定する一実施例を示している。
いる。第２図は、上記の如きバッファ・メモリが１つの
カード上に搭載されて、処理のためにアクセスされてい
る状態で障害が発生した際に、障害メモリ素子またはメ
モリ素子群を判定する一実施例を示している。
図中の符号３はバッファ・メモリ、４はバツフア・メモ
リ・アクセス・アドレス・レジスタ、５はアクセス・コ
ントロール情報レジスタであってアドレス・レジスタ４
にセットされたアドレス位置かれ幾バイト分フェッチす
るかを指示するレングス情報などのアクセス・コントロ
ール情報がセットされるもの、６は謙出しデータ・レジ
スタ、７はアドレス・マッチ連想単位情報であって例え
ばタグからの情報によって与えられるもの、８はアドレ
ス・マッチ連想単位情報保持レジスタ、９は正当データ
保持レジスタであって後述する如く主記憶装置から謙出
された正しいデータが保持されるもの、１０はエラー・
データ保持レジスタであってバッファ・メモリ３から読
出されたデータにおいて後述する如くエラーを生じてい
るとき当該エラー・データが保持されるもの、１１はア
ドレス情報コピー保持レジスタであってアドレス・レジ
スタ４の内容がセットされるもの、１２はアクセス・コ
ントロール情報コピー保持レジスタであってアクセス・
コントロール情報レジス夕５の内容がセットされるもの
、１３はパリティ・ヱフー検出回路であって読出しデー
タ・レジスタ６の内容についてパリティ・チェックを行
なうもの、１４はエラー・バイト位置情報保持レジスタ
であってパリティ・エラーを生じているバイト位置清報
がセットされるもの、１５はリトラィ制御をシンボルで
表わしたもの、１６は主記憶装置、１７はリトラィ成功
判定部，１８はスキャン・アウト・データ格納部，１９
はビット対応比較部，２０‘まストア・データを表わし
ている。
リ・アクセス・アドレス・レジスタ、５はアクセス・コ
ントロール情報レジスタであってアドレス・レジスタ４
にセットされたアドレス位置かれ幾バイト分フェッチす
るかを指示するレングス情報などのアクセス・コントロ
ール情報がセットされるもの、６は謙出しデータ・レジ
スタ、７はアドレス・マッチ連想単位情報であって例え
ばタグからの情報によって与えられるもの、８はアドレ
ス・マッチ連想単位情報保持レジスタ、９は正当データ
保持レジスタであって後述する如く主記憶装置から謙出
された正しいデータが保持されるもの、１０はエラー・
データ保持レジスタであってバッファ・メモリ３から読
出されたデータにおいて後述する如くエラーを生じてい
るとき当該エラー・データが保持されるもの、１１はア
ドレス情報コピー保持レジスタであってアドレス・レジ
スタ４の内容がセットされるもの、１２はアクセス・コ
ントロール情報コピー保持レジスタであってアクセス・
コントロール情報レジス夕５の内容がセットされるもの
、１３はパリティ・ヱフー検出回路であって読出しデー
タ・レジスタ６の内容についてパリティ・チェックを行
なうもの、１４はエラー・バイト位置情報保持レジスタ
であってパリティ・エラーを生じているバイト位置清報
がセットされるもの、１５はリトラィ制御をシンボルで
表わしたもの、１６は主記憶装置、１７はリトラィ成功
判定部，１８はスキャン・アウト・データ格納部，１９
はビット対応比較部，２０‘まストア・データを表わし
ている。
図示の場合、パリティ・エラー検出回路１３によってエ
ラーが検出されたとき、少なくとも次のデータあるいは
情報が保持される。
ラーが検出されたとき、少なくとも次のデータあるいは
情報が保持される。
即ち、（ｉ）アドレス。
マッチを生じた連想単位の連想単位情報、（ｉｉ｝ ア
クセスが行なわれたアドレス情報、（肌 アクセスが行
なわれたときのアクセス・コントロール情報、（ｉ■
アクセスされた１ライン分（６心ゞイト）内のェフー・
バイト位置情報、Ｍ エフー・バイト・データ（８ビッ
ト・データ＋１パリテイ・ビット）、が保持される。
クセスが行なわれたアドレス情報、（肌 アクセスが行
なわれたときのアクセス・コントロール情報、（ｉ■
アクセスされた１ライン分（６心ゞイト）内のェフー・
バイト位置情報、Ｍ エフー・バイト・データ（８ビッ
ト・データ＋１パリテイ・ビット）、が保持される。
以下動作を説明する。‘１１ アクセスが行なわれる際
に、アクセス情報がレジスタ４にセットされ、かつアク
セス・コントロール情報がレジスタ５にセットされる。
に、アクセス情報がレジスタ４にセットされ、かつアク
セス・コントロール情報がレジスタ５にセットされる。
■ このとき、上記しジスタ４と５との夫々の内容はし
ジスタ１１と１２とに転送される。‘３；アクセスによ
ってアドレス・マッチを生じた連想単位情報７がバッフ
ァ・メモリ３に通知されると共にレジスタ８に転送され
る。
ジスタ１１と１２とに転送される。‘３；アクセスによ
ってアドレス・マッチを生じた連想単位情報７がバッフ
ァ・メモリ３に通知されると共にレジスタ８に転送され
る。
【４１ 上記連想単位情報７とアクセス・アドレス情報
とによってバッファ・メモリ３から１ライン（６心ゞイ
ト分）のデータがレジスタ６にセットされる。
とによってバッファ・メモリ３から１ライン（６心ゞイ
ト分）のデータがレジスタ６にセットされる。
■ このとき、当該読出しデータはしジスタ１０にも転
送される。
送される。
‘６ー この状態のもとで、パリティ・エラー検出回路
１３がパリティ・エラーを検出すると、これによってレ
ジスタ８，１０，１１，１２に、先に転送されているデ
ータがセットされて保持される。
１３がパリティ・エラーを検出すると、これによってレ
ジスタ８，１０，１１，１２に、先に転送されているデ
ータがセットされて保持される。
‘７１ 一方、パリティ・エラーを生じたデータのバイ
ト位置がレジスタ１４にセットされる。
ト位置がレジスタ１４にセットされる。
■ そして、リトラィ制御１５によって、主記憶装置１
６（この場合健全状態メモリ）がアクセスされ、主記憶
装置１６からムーブ・ィンが行なわれる。
６（この場合健全状態メモリ）がアクセスされ、主記憶
装置１６からムーブ・ィンが行なわれる。
‘９｝該ムーブ・ィン・アドレスなどがレジスタ４，５
にセットされ、バッファ・メモリ３内にムーブ・ィン・
データが格納される。
にセットされ、バッファ・メモリ３内にムーブ・ィン・
データが格納される。
（１０）リトラィ成功判定部１７は、先にエラーを生じ
たときのレジスタ１１と１２との内容をもらい、一方ム
ーブ・ィンによってレジスタ４と５とにセットされた内
容を受取るようにざら、両者の一致を調べてリトラィが
正しく行なわれたか否かをチェックしている。
たときのレジスタ１１と１２との内容をもらい、一方ム
ーブ・ィンによってレジスタ４と５とにセットされた内
容を受取るようにざら、両者の一致を調べてリトラィが
正しく行なわれたか否かをチェックしている。
なお具体的にはＦＥＴＣＨ・ＡＤＤＲＥＳＳＳＥＲＲＯ
Ｒ・ＡＤＤＲＥＳＳＳＦＥＴＣＨ・ＡＤＤＲＥＳＳ＋Ｌ
ＥＮＧＴＨなる式を満足した場合、リトラィが正しく行
なわれたとする。そして、正しく行なわれたとき、リト
ラィ成功判定部１７は成功信号を発する。（１１）この
とき、主記憶装置１６から謙出されたムーブ・イン・デ
ータについて、先にエラーとなったデー外こ対応する正
しいデータが図示バイ・バス・ルート（ＢＹ−ＰＡＴＨ
）を通ってレジスタ９にセットされる。
Ｒ・ＡＤＤＲＥＳＳＳＦＥＴＣＨ・ＡＤＤＲＥＳＳ＋Ｌ
ＥＮＧＴＨなる式を満足した場合、リトラィが正しく行
なわれたとする。そして、正しく行なわれたとき、リト
ラィ成功判定部１７は成功信号を発する。（１１）この
とき、主記憶装置１６から謙出されたムーブ・イン・デ
ータについて、先にエラーとなったデー外こ対応する正
しいデータが図示バイ・バス・ルート（ＢＹ−ＰＡＴＨ
）を通ってレジスタ９にセットされる。
（１の 上記りトライが成功すると、先にエラーを生じ
た際の、川連想単位情報がレジスタ８から、（ｉｉ）バ
イト位置情報がレジスタ１４から、（ｉｉｉ）エフー・
データがレジスタ１０から、Ｇのアドレス情報がレジス
タ１１から、Ｍアクセス・コントロール情報がレジスタ
１２からスキャン・アウト・データ格納部１８に転送さ
れる。
た際の、川連想単位情報がレジスタ８から、（ｉｉ）バ
イト位置情報がレジスタ１４から、（ｉｉｉ）エフー・
データがレジスタ１０から、Ｇのアドレス情報がレジス
タ１１から、Ｍアクセス・コントロール情報がレジスタ
１２からスキャン・アウト・データ格納部１８に転送さ
れる。
また正しいデータがレジスタ９からスキヤン・アウト・
データ格納部１８に転送される。（１３）スキャン・ア
ウト・データ格納部１８に転送されたデータはプリント
・アウトされてもよく障害位置確定のたもに利用される
。
データ格納部１８に転送される。（１３）スキャン・ア
ウト・データ格納部１８に転送されたデータはプリント
・アウトされてもよく障害位置確定のたもに利用される
。
即ち、レジスタ９の内容としジスタ１０の内容とがビッ
ト対応比較部１９によって比較され、障害ビット位置を
判定されるなどの処理が行なわれる。以上説明した如く
、本発明によれば、障害の発生したビット位置を含めて
障害メモリ素子あるいは障害メモリ素子群を特定するこ
とが可能となる。
ト対応比較部１９によって比較され、障害ビット位置を
判定されるなどの処理が行なわれる。以上説明した如く
、本発明によれば、障害の発生したビット位置を含めて
障害メモリ素子あるいは障害メモリ素子群を特定するこ
とが可能となる。
第１図は本発明が適用される記憶装置の一実施例メモリ
構成図、第２図は本発明の一実施例を示す。 図中、ＵＮＩＴはメモリ素子、３はバッファ・メモリ、
４はアドレス・レジスタ、５はアクセス・コントロール
情報レジスタ、６は議出しデータ・レジスタ、８，９，
１０，１１，１２，１４は夫々保持レジスタ、１３はパ
リティ・エラー検出回路、１５はリトラィ制御、１６は
主記憶装置、１７はリトライ成功判定部、１８はスキャ
ン・アウト・データ格納部、１９はビット対応比較部を
表わす。 髪イ図 多２図
構成図、第２図は本発明の一実施例を示す。 図中、ＵＮＩＴはメモリ素子、３はバッファ・メモリ、
４はアドレス・レジスタ、５はアクセス・コントロール
情報レジスタ、６は議出しデータ・レジスタ、８，９，
１０，１１，１２，１４は夫々保持レジスタ、１３はパ
リティ・エラー検出回路、１５はリトラィ制御、１６は
主記憶装置、１７はリトライ成功判定部、１８はスキャ
ン・アウト・データ格納部、１９はビット対応比較部を
表わす。 髪イ図 多２図
Claims (1)
- １ 単一のパツケージ内に搭載されて複数の連想単位を
もつバツフア・メモリをそなえ、処理の進行に当って当
該バツフア・メモリをアクセスして処理を進せるデータ
処理装置において、上記バツフア・メモリをアクセスし
たときのアドレス情報とアクセス・コントロール情報と
を少なくとも保持する保持レジスタ、当該アクセスに当
って発生したエラー・バイト位置情報と当該エラー・デ
ータとを少なくとも保持する保持レジスタをもうけ、上
記エラー発生時に、上記バツフア・メモリにおいてアド
レス・マツチを生じた連想単位の連想単位情報を保持す
る健全状態メモリをアクセスしデータをフエツチして、
当該バツフア・メモリの内容を更新するよう構成すると
共に、上記健全状態メモリからフエツチされてきたデー
タのフエツチ・アドレスと当該フエツチ・アドレスにフ
エツチ・データ長をプラスしたアドレスとの間に上記エ
ラーを生じた個所のエラー・アドレスが挟まれることに
もとづいて、当該フエツチされたデータから上記エラー
・バイト位置に対応した正しいバイト・データを抽出し
、上記エラー・データと上記正しいバイト・データとを
ビツト対応に比較し、上記パツケージ上に搭載される故
障記憶素子あるいは当該記憶素子を含む記憶素子群を決
定することを特徴とする記憶装置診断処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54094513A JPS607821B2 (ja) | 1979-07-25 | 1979-07-25 | 記憶装置診断処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54094513A JPS607821B2 (ja) | 1979-07-25 | 1979-07-25 | 記憶装置診断処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619597A JPS5619597A (en) | 1981-02-24 |
| JPS607821B2 true JPS607821B2 (ja) | 1985-02-27 |
Family
ID=14112397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54094513A Expired JPS607821B2 (ja) | 1979-07-25 | 1979-07-25 | 記憶装置診断処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607821B2 (ja) |
-
1979
- 1979-07-25 JP JP54094513A patent/JPS607821B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619597A (en) | 1981-02-24 |
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