JPS60200618A - 入出力バツフア回路 - Google Patents
入出力バツフア回路Info
- Publication number
- JPS60200618A JPS60200618A JP59056111A JP5611184A JPS60200618A JP S60200618 A JPS60200618 A JP S60200618A JP 59056111 A JP59056111 A JP 59056111A JP 5611184 A JP5611184 A JP 5611184A JP S60200618 A JPS60200618 A JP S60200618A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- terminal
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/026—Shaping pulses by amplifying with a bidirectional operation
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、バッファ回路技術さらには入力端子と出力
端子を兼ねる入出力端子のバッファ回路に適用して特に
有効な技術に関するものである。
端子を兼ねる入出力端子のバッファ回路に適用して特に
有効な技術に関するものである。
一般に、ＬＳＩ（大規模論理集積回路）などの入出力端
子は、その耐圧および出力容量が制限されているため、
高電圧かつ大電流で駆動しなければならない例えばデジ
トロンなどの表示素子を直接駆動することはできない。
子は、その耐圧および出力容量が制限されているため、
高電圧かつ大電流で駆動しなければならない例えばデジ
トロンなどの表示素子を直接駆動することはできない。
そこで、上記ＬＳＩの端子と負荷との間にバッファ回路
を設けることが行なわれる（実用電子回路ハンドブック
（４）１１６頁：ＣＱ出版社）。
を設けることが行なわれる（実用電子回路ハンドブック
（４）１１６頁：ＣＱ出版社）。
ところが、入力端子と出力端子を兼ねる入出力端子の場
合におけるバッファ回路では、ＬＳＩの出力容量を拡大
する機能だけでは不十分であり、そのバッファ出力端子
から入力される外部の入力信号をＬＳＩ内部に導入でき
るようにも構成しなければならない。つまり、入力と出
力の双方向性をもっていなければならない。
合におけるバッファ回路では、ＬＳＩの出力容量を拡大
する機能だけでは不十分であり、そのバッファ出力端子
から入力される外部の入力信号をＬＳＩ内部に導入でき
るようにも構成しなければならない。つまり、入力と出
力の双方向性をもっていなければならない。
そこで、本発明者らは、第１図に示すような双方向性の
人出力バッファ回路技術を開発した。同図に示す人出力
バッファ回路２０は、パワーＭＯＳ電界効果トランジス
タＭ２を用いたものであって、該トランジスタＭ２のソ
ースとドレインがＬＳＩ（大規模論理集積回路）１００
入出力端子Ｐ１と負荷ＲＬとの間に直列に接続され、ま
たそのゲートが接地電位ＧＮＤに固定されている。ＬＳ
ｌｌｏの内部には、ＭＯ８電界効果トランジスタＭ１と
負荷抵抗Ｒ１とによる出力回路が形成され、この出力回
路から入出力端子Ｐ１を経て出力される電流Ｉｏがパワ
ーＭＯＳ電界効果トランジスタＭ２のソース／ドレイン
を介してバッファ出力端子Ｐ２に導出され、さらに該端
子Ｐ２から負荷ＲＬに流れ込むようになっている。負荷
ＲＬは高圧の駆動電圧Ｖｅ （例えば−４０■）に接続
されているが、パワーＭＯＳ電界効果トランジスタＭ２
のゲートが接地電位ＧＮＤに固定されていることにより
、ＬＳＩｌ０側の入出力端子Ｐ１における電圧はその接
地電位ＧＮＤよりも下がらないようにクランプされる。
人出力バッファ回路技術を開発した。同図に示す人出力
バッファ回路２０は、パワーＭＯＳ電界効果トランジス
タＭ２を用いたものであって、該トランジスタＭ２のソ
ースとドレインがＬＳＩ（大規模論理集積回路）１００
入出力端子Ｐ１と負荷ＲＬとの間に直列に接続され、ま
たそのゲートが接地電位ＧＮＤに固定されている。ＬＳ
ｌｌｏの内部には、ＭＯ８電界効果トランジスタＭ１と
負荷抵抗Ｒ１とによる出力回路が形成され、この出力回
路から入出力端子Ｐ１を経て出力される電流Ｉｏがパワ
ーＭＯＳ電界効果トランジスタＭ２のソース／ドレイン
を介してバッファ出力端子Ｐ２に導出され、さらに該端
子Ｐ２から負荷ＲＬに流れ込むようになっている。負荷
ＲＬは高圧の駆動電圧Ｖｅ （例えば−４０■）に接続
されているが、パワーＭＯＳ電界効果トランジスタＭ２
のゲートが接地電位ＧＮＤに固定されていることにより
、ＬＳＩｌ０側の入出力端子Ｐ１における電圧はその接
地電位ＧＮＤよりも下がらないようにクランプされる。
つまり、パワーＭＯＳ電界効果トランジスタＭ２によっ
てＬＳＩｌ０側が高圧の駆動電圧Ｖｅから保護されるよ
うになっている。
てＬＳＩｌ０側が高圧の駆動電圧Ｖｅから保護されるよ
うになっている。
なお、ＬＳＩｌ０は約５■の電源電圧ＶＣＣと接地電位
ＧＮＤの間で動作する。
ＧＮＤの間で動作する。
他方、上記パワーＭＯＳ電界効果トランジスタＭ２のド
レインとソース間には、バッファ出力端子Ｐ２側から端
子ＰＩ側に向けてダイオードＤ２が等制約に接続され、
これにより負荷ＲＬ側からＬＳＩｌ０の入出力端子Ｐｌ
側に向けて入力信号Ｖｉｎの経路が形成されている。従
って、入力信号Ｖｉｎは端子Ｐ２．ＰＩを逆方向に伝達
されてＬＳｌｌｏの内部の入力回路工１に導かれる。
レインとソース間には、バッファ出力端子Ｐ２側から端
子ＰＩ側に向けてダイオードＤ２が等制約に接続され、
これにより負荷ＲＬ側からＬＳＩｌ０の入出力端子Ｐｌ
側に向けて入力信号Ｖｉｎの経路が形成されている。従
って、入力信号Ｖｉｎは端子Ｐ２．ＰＩを逆方向に伝達
されてＬＳｌｌｏの内部の入力回路工１に導かれる。
以上のようにして、入力端子と出力端子を兼ねる入出力
端子Ｐ１のバッファ回路が構成されている。
端子Ｐ１のバッファ回路が構成されている。
しかしかかる技術においては、上記負荷ＲＬに流れ込む
出力電流Ｉｏが上記ＬＳＩｌ０の内部出力回路から取出
される電流であるため、該負荷ＲＬに十分に大きな駆動
電流を供給することができない、という問題点が生ずる
ということが本発明者によって明らかとされた。
出力電流Ｉｏが上記ＬＳＩｌ０の内部出力回路から取出
される電流であるため、該負荷ＲＬに十分に大きな駆動
電流を供給することができない、という問題点が生ずる
ということが本発明者によって明らかとされた。
この発明の目的は、例えばＬＳＩなどの入出力端子に対
して、その入力と出力の両機能を確保しつつ、高耐圧か
つ大出力電流容量を与えることができるようにした入出
力バッファ回路技術を提供するものである。
して、その入力と出力の両機能を確保しつつ、高耐圧か
つ大出力電流容量を与えることができるようにした入出
力バッファ回路技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
本出願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、電圧追従型の電流増幅回路を付加することに
より、例えばＬＳＩなどの入出力端子に対して、その入
力と出力の両機能を確保しつつ、高耐圧かつ大出力電流
容量を与えることができる？ Ｘ Ｗ Ｌ １ 、Ｘｔ
ｆ−１んｈ −ｂ ：ｍ ｍ−１−ｃ Ｑ ／７’Ｍ
づｔｊ ｘ〔実施例〕 以下、この発明の代懺的な実施例を図面を参照しながら
説明する。
より、例えばＬＳＩなどの入出力端子に対して、その入
力と出力の両機能を確保しつつ、高耐圧かつ大出力電流
容量を与えることができる？ Ｘ Ｗ Ｌ １ 、Ｘｔ
ｆ−１んｈ −ｂ ：ｍ ｍ−１−ｃ Ｑ ／７’Ｍ
づｔｊ ｘ〔実施例〕 以下、この発明の代懺的な実施例を図面を参照しながら
説明する。
なお、図面において叩−あるいは相当する部分は同一符
号で示す。
号で示す。
第２図は、この発明による人出カバッファ回路の一実施
例を示す。
例を示す。
同図に示す人出力バッフ７回路２ｏは、ＬＳＩ（大規模
論理集積回路）１０と例えばデジトロンや螢光表示管な
どの負荷ＲＬとの間に介在されて使用するものであって
、上記ＬＳＩｌ０の入力端子と出力端子を兼ねる入出力
端子Ｐ１の耐圧および出力電流容量を拡大する。
論理集積回路）１０と例えばデジトロンや螢光表示管な
どの負荷ＲＬとの間に介在されて使用するものであって
、上記ＬＳＩｌ０の入力端子と出力端子を兼ねる入出力
端子Ｐ１の耐圧および出力電流容量を拡大する。
この入出力バッファ回路２０は、上記入出力端子Ｐ１か
らの出力電流を拡大する電圧追従型増幅回路と、上記電
圧追従型増幅回路の出力電流工〇を負荷ＲＬ側に導（制
御端子接地型増幅回路とをカスケード接続する一方、上
記負荷ＲＬ側から上記入出力端子Ｐｌ側に一方向的に接
続する入力信号経路を設けたことを＠敬）−すＡ− 図示の実施例についてさらに具体的に説明すると、上記
電圧追従型増幅回路はｎｐｎ型バイポーラトランジスタ
Ｑ１によるエミッタフォロワである。また、上記制御端
子接地型増幅回路はパワーＭＯＳ電界効果トランジスタ
Ｍ２による一種のゲート接地型増幅回路である。
らの出力電流を拡大する電圧追従型増幅回路と、上記電
圧追従型増幅回路の出力電流工〇を負荷ＲＬ側に導（制
御端子接地型増幅回路とをカスケード接続する一方、上
記負荷ＲＬ側から上記入出力端子Ｐｌ側に一方向的に接
続する入力信号経路を設けたことを＠敬）−すＡ− 図示の実施例についてさらに具体的に説明すると、上記
電圧追従型増幅回路はｎｐｎ型バイポーラトランジスタ
Ｑ１によるエミッタフォロワである。また、上記制御端
子接地型増幅回路はパワーＭＯＳ電界効果トランジスタ
Ｍ２による一種のゲート接地型増幅回路である。
ここで、上記バイポーラトランジスタＱ１は、そのコレ
クタが約５■の電源電圧ＶＣＣに接続され、またそのベ
ースがＬＳＩｌ０の入出力端子ＰＩＫ接続されている。
クタが約５■の電源電圧ＶＣＣに接続され、またそのベ
ースがＬＳＩｌ０の入出力端子ＰＩＫ接続されている。
そして、そのエミッタがパワーＭＯＳ電界効果トランジ
スタＭ２のソース／ドレインを介してバッファ出力端子
Ｐ２に導出され、さらに該バッファ出力端子Ｐ２を介し
て負荷ＲＬに接続されている。
スタＭ２のソース／ドレインを介してバッファ出力端子
Ｐ２に導出され、さらに該バッファ出力端子Ｐ２を介し
て負荷ＲＬに接続されている。
ＬＳＩｌ０の内部には、ＭＯ８Ｏ８電界効果トランジス
タム１荷抵抗Ｒ１とによる出力回路が形成され、この出
力回路から入出力端子Ｐ１を経て出力される論理出力電
圧が上記バイポーラトランジスタＱ１のベースに入力さ
れる。すると、該バイポーラトランジスタＱ１のエミッ
タからエミッタフォロワにより増幅された電流Ｉｏが出
力され、この出力電流Ｉｏが上記パワーＭＯＳ電界効果
トランジスタＭ２のソース／ドレインを介してバッファ
出力端子Ｐ２に導出され、さらに該端子Ｐ２から負荷Ｒ
Ｌに流れ込むようになっている。つまり、負荷ＲＬには
、ＬＳＩｌ０かもの出力電流ではなく、電源電圧■ｃｃ
により動作するバイポーラトランジスタＱ１からの電流
Ｉｏが供給されるようになっている。
タム１荷抵抗Ｒ１とによる出力回路が形成され、この出
力回路から入出力端子Ｐ１を経て出力される論理出力電
圧が上記バイポーラトランジスタＱ１のベースに入力さ
れる。すると、該バイポーラトランジスタＱ１のエミッ
タからエミッタフォロワにより増幅された電流Ｉｏが出
力され、この出力電流Ｉｏが上記パワーＭＯＳ電界効果
トランジスタＭ２のソース／ドレインを介してバッファ
出力端子Ｐ２に導出され、さらに該端子Ｐ２から負荷Ｒ
Ｌに流れ込むようになっている。つまり、負荷ＲＬには
、ＬＳＩｌ０かもの出力電流ではなく、電源電圧■ｃｃ
により動作するバイポーラトランジスタＱ１からの電流
Ｉｏが供給されるようになっている。
負荷ＲＬは高圧の駆動電圧Ｖｅ （例えば−４０■）に
接続されているが、上記パワーＭＯＳ電界効果トランジ
スタＭ２のゲートが接地電位ＧＮＤに固定されて〜・る
ことにより、バイポーラトランジスタＱ１およびＬＳＩ
ｌ０側における電圧はその接地電位ＧＮＤよりも下がら
ないようにクランプされる。つまり、パワーＭＯＳ電界
効果トランジスタＭ２によってバイポーラトランジスタ
Ｑ１およびＬＳＩｌ０側が高圧の駆動電圧Ｖｅから保護
されるようになっている。
接続されているが、上記パワーＭＯＳ電界効果トランジ
スタＭ２のゲートが接地電位ＧＮＤに固定されて〜・る
ことにより、バイポーラトランジスタＱ１およびＬＳＩ
ｌ０側における電圧はその接地電位ＧＮＤよりも下がら
ないようにクランプされる。つまり、パワーＭＯＳ電界
効果トランジスタＭ２によってバイポーラトランジスタ
Ｑ１およびＬＳＩｌ０側が高圧の駆動電圧Ｖｅから保護
されるようになっている。
なお、ＬＳＩｌ０は約５■の電源電圧ｖｃｃと接地電位
ＧＮＤＯ間で動作する。
ＧＮＤＯ間で動作する。
他方、上記パワーＭＯＳ電界効果トランジスタＭ２のド
レインとソース間には、バッファ出力端子Ｐ２側からバ
イポーラトランジスタＱ１のエミッタ側に向けてダイオ
ードＤ２が等測的に接続され、さらに該バイポーラトラ
ンジスタＱ１のエミッタとＬＳＩｌ０の入出力端子Ｐ１
との間にも抵抗Ｒ２が接続されている。これにより負荷
ＲＬ側からＬＳＩｌ０の入出力端子Ｐｌ側に向けて入力
信号■１ｎの経路が形成されている。従って、入力信号
ｖｉｎは端子Ｐ２．Ｐｉを逆方向に伝達されてＬＳＩｌ
０の内部の入力回路工１に導かれる。なオ、パワーＭＯ
Ｓ電界効果トランジスタＭ２のドレイン／ソース間に並
列に接続するダイオードＤ２は、該ＭＯ８電界効果トラ
ンジスタＭ２とともに形成される半導体のｐｎ接合によ
り等測的圧形成される。
レインとソース間には、バッファ出力端子Ｐ２側からバ
イポーラトランジスタＱ１のエミッタ側に向けてダイオ
ードＤ２が等測的に接続され、さらに該バイポーラトラ
ンジスタＱ１のエミッタとＬＳＩｌ０の入出力端子Ｐ１
との間にも抵抗Ｒ２が接続されている。これにより負荷
ＲＬ側からＬＳＩｌ０の入出力端子Ｐｌ側に向けて入力
信号■１ｎの経路が形成されている。従って、入力信号
ｖｉｎは端子Ｐ２．Ｐｉを逆方向に伝達されてＬＳＩｌ
０の内部の入力回路工１に導かれる。なオ、パワーＭＯ
Ｓ電界効果トランジスタＭ２のドレイン／ソース間に並
列に接続するダイオードＤ２は、該ＭＯ８電界効果トラ
ンジスタＭ２とともに形成される半導体のｐｎ接合によ
り等測的圧形成される。
以上のようにして、入力端子と出力端子を兼ねる入出力
端子Ｐ１のバッファ回路２０が構成されて℃）ムｈｚ−
，”ｒｆ−注日寸べさ、−３−ｂｔ μＦ負茄Ｒ■。
端子Ｐ１のバッファ回路２０が構成されて℃）ムｈｚ−
，”ｒｆ−注日寸べさ、−３−ｂｔ μＦ負茄Ｒ■。
Ｋ供給される出力電流ＩｏがＬＳＩｌ０の内部からでは
なく、バイポーラトランジスタＱ１によって該ＬＳＩｌ
０の外部電源ラインから取出されるようになっていると
いうことである。これにより、ＬＳＩｌ０の出力電流容
量に制限されることなく、負荷ＲＬに十分な駆動電流Ｉ
ｏを与えることかで・きる。つまり、出力容量を大幅に
拡大することができる。
なく、バイポーラトランジスタＱ１によって該ＬＳＩｌ
０の外部電源ラインから取出されるようになっていると
いうことである。これにより、ＬＳＩｌ０の出力電流容
量に制限されることなく、負荷ＲＬに十分な駆動電流Ｉ
ｏを与えることかで・きる。つまり、出力容量を大幅に
拡大することができる。
第３図はこの発明による入出力バッファ回路２０の別の
実施例を示す。同図に示す実施例では、上記バイポーラ
トランジスタＱ１のエミッタとベース間に入力信号経路
を形成するために、上記抵抗Ｒ２の代わりにダイオード
Ｄ１を用いている。
実施例を示す。同図に示す実施例では、上記バイポーラ
トランジスタＱ１のエミッタとベース間に入力信号経路
を形成するために、上記抵抗Ｒ２の代わりにダイオード
Ｄ１を用いている。
（１１入力端子と出力端子を兼ねる入出力端子の耐圧お
よび出力容量を拡大する入出力バッファ回路にあって、
上記入出力端子からの出力電流を拡大する電圧追従型増
幅回路と、上記電圧追従型増幅回路の出力電流を負荷側
に導（制御端子接地型増幅回路とをカスケード接続する
一方、上記負荷側から上記入出力端子側に一方向的に接
続する入力信号経路を設けたことにより、例えばＬＳＩ
などの入出力端子に対して、その入力と出力の両機能を
確保しつつ、高耐圧かつ大出力電流容量を与えることが
できる、という効果が得られる。
よび出力容量を拡大する入出力バッファ回路にあって、
上記入出力端子からの出力電流を拡大する電圧追従型増
幅回路と、上記電圧追従型増幅回路の出力電流を負荷側
に導（制御端子接地型増幅回路とをカスケード接続する
一方、上記負荷側から上記入出力端子側に一方向的に接
続する入力信号経路を設けたことにより、例えばＬＳＩ
などの入出力端子に対して、その入力と出力の両機能を
確保しつつ、高耐圧かつ大出力電流容量を与えることが
できる、という効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記バイポ
ーラトランジスタＱ１はＭＯ８電界効果トランジスタで
あってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記バイポ
ーラトランジスタＱ１はＭＯ８電界効果トランジスタで
あってもよい。
また、本発明の説明は一側に電圧を加えた場合であるが
、各半導体Ｑ１．Ｍｌ、Ｍ２の極性および抵抗Ｒ１の接
続を変え、ＧＮＤ、■ｃｃの接続を変えた、＋側の高電
圧、高電流を扱う方式も含まれる。また、ＭＯ８電界効
果トランジスタＭ２が、その特性において、ソース−ド
レイン間１１Ｃ本来の使用目的の逆極性の電圧を印加し
た場合、ダイオード特性を示した場合、図１１図２２図
３に示すダイオードＤ２は使用しなくてもよい。
、各半導体Ｑ１．Ｍｌ、Ｍ２の極性および抵抗Ｒ１の接
続を変え、ＧＮＤ、■ｃｃの接続を変えた、＋側の高電
圧、高電流を扱う方式も含まれる。また、ＭＯ８電界効
果トランジスタＭ２が、その特性において、ソース−ド
レイン間１１Ｃ本来の使用目的の逆極性の電圧を印加し
た場合、ダイオード特性を示した場合、図１１図２２図
３に示すダイオードＤ２は使用しなくてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＬＳＩの入出力バッ
ファ回路技術に適用した場合について説明したが、それ
に限定されるものではなく、例えば、双方向通信システ
ムにおける送受信バッファ回路技術などにも適用できる
。
をその背景となった利用分野であるＬＳＩの入出力バッ
ファ回路技術に適用した場合について説明したが、それ
に限定されるものではなく、例えば、双方向通信システ
ムにおける送受信バッファ回路技術などにも適用できる
。
第１図はこの発明に先立って検討された入出力バッファ
回路を示す図、 第２図はこの発明による入出力バッファ回路の一実施例
を示す図、 第３図はこの発明による人出力バッファ回路の別の実施
例を示す図である。 １０・・・ＬＳＩ（大規模論理集積回路）、２ｏ・・・
人出力バッファ回路、Ｍｌ・・・ＬＳＩ内部の出力回路
の一部を構成するＭＯ８電界効果トランジスタ、Ｒ１・
・・ＬＳＩ内部の出力回路の一部を構成する抵抗、ＩＩ
・・・ＬＳＩ内部の入゛力回路、ＰＩ・・・ＬＳＩの入
出力端子、Ｐ２・・・バッファ回路の入出力端子、Ｑｌ
・・・電圧追従型増幅回路をなすバイポーラトランジス
タ、Ｍ２・・・制御端子接地型増幅回路をなすパワーＭ
ＯＳ電界効果トランジスタ、ＲＬ・・・負荷、Ｒ２・・
・入力信号経路の一部をなす抵抗、Ｄｌ及びＤ２・・・
入力信号経路の一部をなすダイオード、■ｃｃ・・・電
源電圧、Ｖｅ・・・負荷駆動電圧、Ｉｏ・・・負荷駆動
電流、ｖｉｎ・・・入力信号、ＧＮＤ・・・接地電位。 第 １ 図
回路を示す図、 第２図はこの発明による入出力バッファ回路の一実施例
を示す図、 第３図はこの発明による人出力バッファ回路の別の実施
例を示す図である。 １０・・・ＬＳＩ（大規模論理集積回路）、２ｏ・・・
人出力バッファ回路、Ｍｌ・・・ＬＳＩ内部の出力回路
の一部を構成するＭＯ８電界効果トランジスタ、Ｒ１・
・・ＬＳＩ内部の出力回路の一部を構成する抵抗、ＩＩ
・・・ＬＳＩ内部の入゛力回路、ＰＩ・・・ＬＳＩの入
出力端子、Ｐ２・・・バッファ回路の入出力端子、Ｑｌ
・・・電圧追従型増幅回路をなすバイポーラトランジス
タ、Ｍ２・・・制御端子接地型増幅回路をなすパワーＭ
ＯＳ電界効果トランジスタ、ＲＬ・・・負荷、Ｒ２・・
・入力信号経路の一部をなす抵抗、Ｄｌ及びＤ２・・・
入力信号経路の一部をなすダイオード、■ｃｃ・・・電
源電圧、Ｖｅ・・・負荷駆動電圧、Ｉｏ・・・負荷駆動
電流、ｖｉｎ・・・入力信号、ＧＮＤ・・・接地電位。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、入力端子と出力端子を兼ねる入出力端子の耐圧およ
び出力電流容量を拡大する入出力バッファ回路であって
、上記入出力端子からの出力電流を拡大する電圧追従型
増幅回路と、上記電圧追従型増幅回路の出力電流を負荷
側に導く制御端子接地型増幅回路とをカスケード接続す
る一方、上記負荷側から上記入出力端子側に一方向的に
接続する入力信号経路を設けたことを特徴とする入出力
バッファ回路。 ２、上記電圧追従型増幅回路がバイポーラトランジスタ
によるエミッタフォロワであるとともに、上記制御端子
接地型増幅回路がＭＯ８電界効果トランジスタによる一
種のゲート接地型増幅回路であることを特徴とする特許
請求の範囲第１項記載の入出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056111A JPS60200618A (ja) | 1984-03-26 | 1984-03-26 | 入出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59056111A JPS60200618A (ja) | 1984-03-26 | 1984-03-26 | 入出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200618A true JPS60200618A (ja) | 1985-10-11 |
Family
ID=13017974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59056111A Pending JPS60200618A (ja) | 1984-03-26 | 1984-03-26 | 入出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2022201817A1 (ja) * | 2021-03-22 | 2022-09-29 |
-
1984
- 1984-03-26 JP JP59056111A patent/JPS60200618A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2022201817A1 (ja) * | 2021-03-22 | 2022-09-29 | ||
| WO2022201817A1 (ja) * | 2021-03-22 | 2022-09-29 | ローム株式会社 | スイッチ装置、電子機器、車両 |
| US12283947B2 (en) | 2021-03-22 | 2025-04-22 | Rohm Co., Ltd. | Switching device, electronic appliance, and vehicle |
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