JPS6020562A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
- Publication number
- JPS6020562A JPS6020562A JP58128242A JP12824283A JPS6020562A JP S6020562 A JPS6020562 A JP S6020562A JP 58128242 A JP58128242 A JP 58128242A JP 12824283 A JP12824283 A JP 12824283A JP S6020562 A JPS6020562 A JP S6020562A
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- JP
- Japan
- Prior art keywords
- type
- polycrystalline silicon
- implanted
- silicon gate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ旦ｅｍｉｃ
ｏｎｄｕｃｔｏｒ）型半導体装置及びその製造方法に係
り、特にＭｏＳ型マスクＲＯＭ（旦ｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ ）のデータ書き込みの改良に関する。
ｏｎｄｕｃｔｏｒ）型半導体装置及びその製造方法に係
り、特にＭｏＳ型マスクＲＯＭ（旦ｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ ）のデータ書き込みの改良に関する。
従来、この種ＲＯＭは例えば第１図に示すように構成さ
れている。ここで、セル・トランジスタＪ、２のうち一
方のセル・トランジスタ７にデータが書き込まれている
。このＲＯＭの製造は、先ずＰ型のシリコン基板１１の
フィールド酸化を行いフィールド酸化膜１２を形成する
。
れている。ここで、セル・トランジスタＪ、２のうち一
方のセル・トランジスタ７にデータが書き込まれている
。このＲＯＭの製造は、先ずＰ型のシリコン基板１１の
フィールド酸化を行いフィールド酸化膜１２を形成する
。
次に、’ Ｐ Ｅ Ｐ （Ｐｈｏｔｏ匣ｎｇｒａｖｉｎ
ｇ Ｐｒｏｃｅｓｓ）によりセル・トランジスタ２４Ｇ
１！ｌのチャネル領域にＰ型不純物例えばポロンＢ１□
をイオン注入してＰ型層１３を形成し、データの１：き
込みを行う。
ｇ Ｐｒｏｃｅｓｓ）によりセル・トランジスタ２４Ｇ
１！ｌのチャネル領域にＰ型不純物例えばポロンＢ１□
をイオン注入してＰ型層１３を形成し、データの１：き
込みを行う。
次に、ゲート酸化膜１４を形成した後、このゲート酸化
膜１４上に例えばＣＶ Ｄ （ＣｂＬｍｉｃａｌＶａｐ
ｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により多結晶シリ
コン膜を被着させる。その後、ＰＥＰにより多結晶シリ
コンゲート電極膜１５１．１５２を形成する。次に、こ
れら多結晶シリコンゲート′酢極膜１５、．１５２０両
側領域のシリコン基板１１内にＮ型不純物例えばヒ素Ａ
ｓをイオン注入してソース、ドレインとなるＮ型層Ｚ
６８，１６□。
膜１４上に例えばＣＶ Ｄ （ＣｂＬｍｉｃａｌＶａｐ
ｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により多結晶シリ
コン膜を被着させる。その後、ＰＥＰにより多結晶シリ
コンゲート電極膜１５１．１５２を形成する。次に、こ
れら多結晶シリコンゲート′酢極膜１５、．１５２０両
側領域のシリコン基板１１内にＮ型不純物例えばヒ素Ａ
ｓをイオン注入してソース、ドレインとなるＮ型層Ｚ
６８，１６□。
１６３を形成する。その後、シリコン基板１１上にＣＶ
Ｄ−８ｉｎ２膜Ｚ７ｉ形成する。次に、とノ’ＣＶＤ−
Ｓ ｉ Ｏ２膜１７にコンタクトホール１８１゜２ １
＆ｓを設け、さらにこれらコンタクトホール１８〜１８
３部にアルミニウムＡ／を蒸着して電極配線１９□ 、
１９２．１９．を形成する。
Ｄ−８ｉｎ２膜Ｚ７ｉ形成する。次に、とノ’ＣＶＤ−
Ｓ ｉ Ｏ２膜１７にコンタクトホール１８１゜２ １
＆ｓを設け、さらにこれらコンタクトホール１８〜１８
３部にアルミニウムＡ／を蒸着して電極配線１９□ 、
１９２．１９．を形成する。
このように従来のＭＯＢ型マスクＲＯＭにおいては、多
結晶シリコンゲート電極膜１５．。
結晶シリコンゲート電極膜１５．。
１５□を形成する前に、イオン注入により！特定のセル
・トランジスタＺのしきい値を変えてＲＯＭデータの書
き込みを行うものである。
・トランジスタＺのしきい値を変えてＲＯＭデータの書
き込みを行うものである。
ところで、マスクＲＯＭにおいては、ユーザからＲＯＭ
データを受け取り、製品にするまでの生産期間（ターン
・アラウンド・タイム）をできるだけ短かくすることが
要求される。このためには、ウェハ製造工程において、
より後の工程でＲＯＩＪデータを書き込むととが望まし
い。
データを受け取り、製品にするまでの生産期間（ターン
・アラウンド・タイム）をできるだけ短かくすることが
要求される。このためには、ウェハ製造工程において、
より後の工程でＲＯＩＪデータを書き込むととが望まし
い。
しかしながら、従来のマスクＲＯＭの製造方法は、前述
のように多結晶シリコンゲート電極膜１５８，１５２を
形成する前にイオン注入しておシ、ウェハ工程のうちで
前の方の工程においてＲＯ’［データを書き込むように
なっている。
のように多結晶シリコンゲート電極膜１５８，１５２を
形成する前にイオン注入しておシ、ウェハ工程のうちで
前の方の工程においてＲＯ’［データを書き込むように
なっている。
このため、上記ターン・アラウンド・タイムが長くなっ
ていた。なお、多結晶シリコンゲート電極を形成した後
に、この多結晶シリコンゲート電極を通してイオン注入
を行い、特定のセル・トランジスタのしきい値を変える
ことにより、すると、イオン注入の加速電圧を大きくす
る必要がある。し１］えば、多結晶シリコンゲート電極
膜の厚さが６０００Ａ以上になると、例えばボロンＢ
、、 ｋイオン注入する場合には、加速電圧１６０ Ｋ
ｅＶ以下では不可能となる。
ていた。なお、多結晶シリコンゲート電極を形成した後
に、この多結晶シリコンゲート電極を通してイオン注入
を行い、特定のセル・トランジスタのしきい値を変える
ことにより、すると、イオン注入の加速電圧を大きくす
る必要がある。し１］えば、多結晶シリコンゲート電極
膜の厚さが６０００Ａ以上になると、例えばボロンＢ
、、 ｋイオン注入する場合には、加速電圧１６０ Ｋ
ｅＶ以下では不可能となる。
本発明は上記実情に鑑みてなされたものでその目的は、
多結晶シリコンゲート電極膜を形成した後、加速電圧を
犬きくすることな（ＲＯＵデータを書き込むことができ
、ターン・アラウンド・タイムを短かくすることのでき
るＭＯ８型半導体装置及びその製造方法を提供すること
にある。
多結晶シリコンゲート電極膜を形成した後、加速電圧を
犬きくすることな（ＲＯＵデータを書き込むことができ
、ターン・アラウンド・タイムを短かくすることのでき
るＭＯ８型半導体装置及びその製造方法を提供すること
にある。
本発明は、複数のセル・トランジスタを形成した後、特
定のセル・トランジスタにおける多結晶シリコングー）
［極の近傍領域に当該ソース、ドレインＪ−の拡散不純
物と反対導電型でかつ拡散係数の大なる不純物をイオン
注入して、そのチャネル領域に高濃度不純物層を形成す
ることにより、特定のセル・トランジスタと他のセル・
トランジスタとのしきい値が異なるようにするものであ
る。
定のセル・トランジスタにおける多結晶シリコングー）
［極の近傍領域に当該ソース、ドレインＪ−の拡散不純
物と反対導電型でかつ拡散係数の大なる不純物をイオン
注入して、そのチャネル領域に高濃度不純物層を形成す
ることにより、特定のセル・トランジスタと他のセル・
トランジスタとのしきい値が異なるようにするものであ
る。
以下、図面を参照して本発明の一実施列を説明する。先
ず、第２図（＆）に示すように例えばＰ型のシリコン基
板２１のフィールド酸化を行いフィールド酸化膜２２を
形成する。次に、例えば熱酸化によりゲート酸化膜２３
を形成し、さらにこのゲート酸化膜２３上に列えばＣＶ
Ｄ法により多結晶シリコン膜を被着させる。その後、Ｐ
ＥＰを行い多結晶シリコンゲート電極膜２４．。
ず、第２図（＆）に示すように例えばＰ型のシリコン基
板２１のフィールド酸化を行いフィールド酸化膜２２を
形成する。次に、例えば熱酸化によりゲート酸化膜２３
を形成し、さらにこのゲート酸化膜２３上に列えばＣＶ
Ｄ法により多結晶シリコン膜を被着させる。その後、Ｐ
ＥＰを行い多結晶シリコンゲート電極膜２４．。
２４□を形成する。次に、これら多結晶シリコンゲート
電極膜２４．Ｉ ２４．の両側領域のシリコン基板２１
内にＮ型不純物例えばヒ素Ａｓをイオン注入してソース
、ドレインとなるＮ型層２５□ 、 、、２５．を形成
し、セル・ト５ ランシスタリ、Ｌノを形成する。次に、第２図（ｂ）に
示すように、特定のトランジスタ例えば一方のセル・ト
ランジスタだの多結晶シリコンゲート電極膜２４□及び
その近傍領域に開口２８を有するレジスト膜２９を形成
する。その後、この開口２８を通してＰ型不純物、列え
ばボロンＢ、、ｅイオン注入する。ここで、このイオン
は多結晶シリコンゲート電極膜２４２部は通過せず、こ
の結果多結晶シリコンゲート電極膜２４２の両側のＮ型
層２５□ 、２５３におけるチャネル側の一部領域３０
１．３０．にのみイオンが注入される。
電極膜２４．Ｉ ２４．の両側領域のシリコン基板２１
内にＮ型不純物例えばヒ素Ａｓをイオン注入してソース
、ドレインとなるＮ型層２５□ 、 、、２５．を形成
し、セル・ト５ ランシスタリ、Ｌノを形成する。次に、第２図（ｂ）に
示すように、特定のトランジスタ例えば一方のセル・ト
ランジスタだの多結晶シリコンゲート電極膜２４□及び
その近傍領域に開口２８を有するレジスト膜２９を形成
する。その後、この開口２８を通してＰ型不純物、列え
ばボロンＢ、、ｅイオン注入する。ここで、このイオン
は多結晶シリコンゲート電極膜２４２部は通過せず、こ
の結果多結晶シリコンゲート電極膜２４２の両側のＮ型
層２５□ 、２５３におけるチャネル側の一部領域３０
１．３０．にのみイオンが注入される。
次に、第２１図（Ｃ）に示すようにシリコン基板２１の
全面にＣＶＤ−８ｉ○２膜３ノを形成した後、熱処理を
行う。このとき、ボロンＢ１１の拡散係数（熱処理温度
１０５０℃の場合、約１．０×１０−１μ４層）がヒ素
Ａｓの拡散係数（同温度で約４×１０ μ／Ｅ）より大
きいので、ボロンＢ１１が打ち込まれた領域はヒ素Ａｓ
の打ち込まれ゛た領域より深く拡散形成されると同時に
、チャネル側に向けて横方向に拡散形成される。この結
果、ソース、ドレインとなるＮ型層２５□。
全面にＣＶＤ−８ｉ○２膜３ノを形成した後、熱処理を
行う。このとき、ボロンＢ１１の拡散係数（熱処理温度
１０５０℃の場合、約１．０×１０−１μ４層）がヒ素
Ａｓの拡散係数（同温度で約４×１０ μ／Ｅ）より大
きいので、ボロンＢ１１が打ち込まれた領域はヒ素Ａｓ
の打ち込まれ゛た領域より深く拡散形成されると同時に
、チャネル側に向けて横方向に拡散形成される。この結
果、ソース、ドレインとなるＮ型層２５□。
２５３の下部からチャネル側の側ｆ％Ｉ（に沿った領域
にＰ 型層３２１＊３２２が形成される。以下従来工程
と同様に、ＣｖＤ−８ｉＯ２膜３１の所定の領域にコン
タクトホール３’３．．３３２ 。
にＰ 型層３２１＊３２２が形成される。以下従来工程
と同様に、ＣｖＤ−８ｉＯ２膜３１の所定の領域にコン
タクトホール３’３．．３３２ 。
３３ｓｆそれぞれ設け、さらにこれらコンタクトホール
３３１〜３３３部に例えばアルミニウムＡ／を蒸着して
電極配線３４．〜３４３を形成する。さらに、この電極
配線３４．〜３４８上に図示しない保護膜を形成してマ
スクＲＯＩＪを完成する。
３３１〜３３３部に例えばアルミニウムＡ／を蒸着して
電極配線３４．〜３４３を形成する。さらに、この電極
配線３４．〜３４８上に図示しない保護膜を形成してマ
スクＲＯＩＪを完成する。
このようにして製造されたマスクＲＯＭにあっては、特
定のセル・トランジスタだのチャネル領域にソース及び
ドレイン側からそれぞれＰ型層３２１．３２２艇延在し
ており、その結果チャネル領域の不純物濃度が大きくな
っている。従って、セル・トランジスタ２７のしきい値
は異々つた値となる。すなわち、Ｐ 型層３２、＋３２
２を形成することによりＲＯＩＪデータを書き込むこと
が可能となる。また、このＲＯＭデータの書き込みには
、ソース及びドレインを形成するだめの不純物より拡散
係数の大きな不純物を、多結晶シリコンゲート電極膜２
４２を通すことなくその近傍領域に打ち込めはよいので
、加速電圧を大きくする必要はない。
定のセル・トランジスタだのチャネル領域にソース及び
ドレイン側からそれぞれＰ型層３２１．３２２艇延在し
ており、その結果チャネル領域の不純物濃度が大きくな
っている。従って、セル・トランジスタ２７のしきい値
は異々つた値となる。すなわち、Ｐ 型層３２、＋３２
２を形成することによりＲＯＩＪデータを書き込むこと
が可能となる。また、このＲＯＭデータの書き込みには
、ソース及びドレインを形成するだめの不純物より拡散
係数の大きな不純物を、多結晶シリコンゲート電極膜２
４２を通すことなくその近傍領域に打ち込めはよいので
、加速電圧を大きくする必要はない。
尚、上記実施例においては、特定のセル・トランジスタ
ゼのチャネル領域に形成するＰ＋型層３２．．３２□を
それぞれチャネル領域の一部領域に形成するようにし７
たが、これに限定するものではなく、Ｐ 型層３２．．
３２２同志が接続するようにしてチャネル領域全体にＰ
型層つ１を形成するようにしてもよいことは勿論である
１、 〔発明の効果〕 以上のように本発明によれば、多結晶シリコンゲート′
「電極膜を形成した後にイオン注入を行うことにより、
特定のセル・トランジスタのしきい値を変えることがで
きるため、ウェハ典造工□程において、より後の工程で
ＲＯＭデータケ眉、き込むことが可能であり、ターン・
アラウンド・タイムを短かくすることができる。
ゼのチャネル領域に形成するＰ＋型層３２．．３２□を
それぞれチャネル領域の一部領域に形成するようにし７
たが、これに限定するものではなく、Ｐ 型層３２．．
３２２同志が接続するようにしてチャネル領域全体にＰ
型層つ１を形成するようにしてもよいことは勿論である
１、 〔発明の効果〕 以上のように本発明によれば、多結晶シリコンゲート′
「電極膜を形成した後にイオン注入を行うことにより、
特定のセル・トランジスタのしきい値を変えることがで
きるため、ウェハ典造工□程において、より後の工程で
ＲＯＭデータケ眉、き込むことが可能であり、ターン・
アラウンド・タイムを短かくすることができる。
第１図は従来のＩＪＯ８型Ｏ８型マスクＲ−・；・す造
工程を示す断面図、第２図は本発明の一実施１タリに係
るＭＯ８型マスクＲＯＭの製造工程を示す断面図である
。 ２１・・・シリコン基板、２２・・・フィールド酸化膜
、２３・・・ゲートＦｙ、＆化膜、２４．．２４２・・
・多結晶シリコンゲート′−：極膜、２５ Ｉ＋ ２５
２ ＋２５３・・・Ｎ型１ｇ 、２ ｅ ｌ ２ ｙ・
・・セル・トランジスタ、３２．．３２２・・・Ｐ 型
層。
工程を示す断面図、第２図は本発明の一実施１タリに係
るＭＯ８型マスクＲＯＭの製造工程を示す断面図である
。 ２１・・・シリコン基板、２２・・・フィールド酸化膜
、２３・・・ゲートＦｙ、＆化膜、２４．．２４２・・
・多結晶シリコンゲート′−：極膜、２５ Ｉ＋ ２５
２ ＋２５３・・・Ｎ型１ｇ 、２ ｅ ｌ ２ ｙ・
・・セル・トランジスタ、３２．．３２２・・・Ｐ 型
層。
Claims (1)
- 【特許請求の範囲】 ［１１Ｍ ＯＳ型マスクＲＯＭ半導体装置において、特
定のセル・トランジスタにおけるソース層及びドレイン
層の各領域の下部からチャネル側の側部に沿った領域に
、・同ソース層及びドレイン層と反対導電型の高濃度不
純物層が形成されていることを特徴とするＭＯ８型半導
体装置。 ＋２１１＋７０ Ｓ型マ゛スクＲＯＭ半導体装置の製造
方法において、第１導電型の半導体基板上のセル・トラ
ンジスタ形成予定領域にそれぞれ多結晶シリコンゲート
電極を形成する工程と、前記各多結晶シリコンゲート電
極の両側の前記半導体基板内に第２導電型の不純物をイ
オン注ぺしてソース層及びドレイン層を形成し、複数の
セル・トランジスタを形成する工程と、前記セル・トラ
ンジスタのうち特定のセル・トランジスタにおける前記
多結晶シリコンゲート電極の近傍領域に、前記第２導電
型の不純物より拡散係数の大きな第１導電型の不純物を
イオン注入して、当該ソース層及びドレイン層の各領域
の下部からチャネル側の側部に沿った領域に高濃度不純
物層を形成する工程とを具備したことを特徴とするＵＯ
Ｓ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128242A JPS6020562A (ja) | 1983-07-14 | 1983-07-14 | Ｍｏｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128242A JPS6020562A (ja) | 1983-07-14 | 1983-07-14 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020562A true JPS6020562A (ja) | 1985-02-01 |
Family
ID=14980009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128242A Pending JPS6020562A (ja) | 1983-07-14 | 1983-07-14 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020562A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102058A (ja) * | 1984-10-24 | 1986-05-20 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
| JPS6480069A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Semiconductor storage device and manufacture thereof |
| US5234853A (en) * | 1990-03-05 | 1993-08-10 | Fujitsu Limited | Method of producing a high voltage MOS transistor |
| KR100890613B1 (ko) | 2007-01-26 | 2009-03-27 | 삼성전자주식회사 | 마스크롬 소자 및 그 제조 방법 |
-
1983
- 1983-07-14 JP JP58128242A patent/JPS6020562A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102058A (ja) * | 1984-10-24 | 1986-05-20 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
| JPS6480069A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Semiconductor storage device and manufacture thereof |
| US5234853A (en) * | 1990-03-05 | 1993-08-10 | Fujitsu Limited | Method of producing a high voltage MOS transistor |
| KR100890613B1 (ko) | 2007-01-26 | 2009-03-27 | 삼성전자주식회사 | 마스크롬 소자 및 그 제조 방법 |
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