JPS5840852A - 相補型ｍｏｓ半導体装置及びその製造方法 - Google Patents
相補型ｍｏｓ半導体装置及びその製造方法Info
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- JPS5840852A JPS5840852A JP56138833A JP13883381A JPS5840852A JP S5840852 A JPS5840852 A JP S5840852A JP 56138833 A JP56138833 A JP 56138833A JP 13883381 A JP13883381 A JP 13883381A JP S5840852 A JPS5840852 A JP S5840852A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W10/018—Manufacture or treatment of isolation regions comprising dielectric materials using selective deposition of crystalline silicon, e.g. using epitaxial growth of silicon
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- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型ＭＯ８半導体装置及びその製造方法の改
良に関する。
良に関する。
周知の如く、相補型ＭＯ８半導体装置（以下ＣＭＯ８と
略す）は同一基板上にｐチャンネルＴｒとｎチャンネル
Ｔｒを形成したものである。特に、最近の０ＭＯ８は高
密度、高集積化に伴ない微細化技術の確立が要望されて
いる。
略す）は同一基板上にｐチャンネルＴｒとｎチャンネル
Ｔｒを形成したものである。特に、最近の０ＭＯ８は高
密度、高集積化に伴ない微細化技術の確立が要望されて
いる。
ところで、従来の０ＭＯ８は以下に示す方法により製造
されている。
されている。
まず、例えばｎ型（１００）面のシリコン基板１上に熱
酸化膜２を成長させ、更に写真蝕刻法によりウェル予定
部が除去されたレジストパターン３を形成した後、これ
をマスクとして？ロンを例えば１００ ｋｅＶ 、 ）
’ −、ｅ量８．５Ｘ１０１２ｃｒＩＬ−２の条件でイ
オン注入して基板Ｉｔ／Ｃｄ？ロンイオン注入層４を形
成する（第１図（−）図示）。つづいて、レジストパタ
ーン３を除去し、イオン注入層４を例えば１２００℃、
３０時間熱拡散してｐ−ウェル領域５を形成し、更に熱
酸化膜２をエツチング除去した後、再度熱酸化膜６゜シ
リコン窒化膜７を順次形成する（第１図（ｂ）図示）０
ひきつづき、シリコン窒化膜のフィールド部をフォトエ
ツチング技術により選択エラチンクシてシリコン窒化膜
パター７７ｈ〜７ｅ’５−形成する（第１図（０図示）
。
酸化膜２を成長させ、更に写真蝕刻法によりウェル予定
部が除去されたレジストパターン３を形成した後、これ
をマスクとして？ロンを例えば１００ ｋｅＶ 、 ）
’ −、ｅ量８．５Ｘ１０１２ｃｒＩＬ−２の条件でイ
オン注入して基板Ｉｔ／Ｃｄ？ロンイオン注入層４を形
成する（第１図（−）図示）。つづいて、レジストパタ
ーン３を除去し、イオン注入層４を例えば１２００℃、
３０時間熱拡散してｐ−ウェル領域５を形成し、更に熱
酸化膜２をエツチング除去した後、再度熱酸化膜６゜シ
リコン窒化膜７を順次形成する（第１図（ｂ）図示）０
ひきつづき、シリコン窒化膜のフィールド部をフォトエ
ツチング技術により選択エラチンクシてシリコン窒化膜
パター７７ｈ〜７ｅ’５−形成する（第１図（０図示）
。
次いで、写真蝕刻法によりｐ−ウェル領域５以外を覆う
レジストノ母ターン８を形成し、該レジストノＪ？メー
７８及びシリコン窒化膜パターン７ｂをマスクとして例
えばａｐロンを加速電圧４０ ｋｅＶ 、ドーズ量８ｘ
ｌＯａｎ の条件でイオン注入した後、熱拡散を行な
ってフィールド反転防止用のｐ＋層９を形成する（第１
図（ｄ）図示）。
レジストノ母ターン８を形成し、該レジストノＪ？メー
７８及びシリコン窒化膜パターン７ｂをマスクとして例
えばａｐロンを加速電圧４０ ｋｅＶ 、ドーズ量８ｘ
ｌＯａｎ の条件でイオン注入した後、熱拡散を行な
ってフィールド反転防止用のｐ＋層９を形成する（第１
図（ｄ）図示）。
つづいて、レジストパターン８を除去し、再度写真軸側
法によりｐ−フェル領域５を覆うレノストパターン１０
を形成し、該レジストノ臂メーン１０及びシリコン窒化
［１）４ター７７ｔ 、７ｃをマスクとして例えば＋１
．′リンを加速電圧１ＯＯ）ｃａＶ ＋ ドーズ量５×
１０− の条件でイオン注入した後、熱拡散を行なって
フィールド反転防止用のｎ＋層１１を形成する（第１図
（、）図示）。
法によりｐ−フェル領域５を覆うレノストパターン１０
を形成し、該レジストノ臂メーン１０及びシリコン窒化
［１）４ター７７ｔ 、７ｃをマスクとして例えば＋１
．′リンを加速電圧１ＯＯ）ｃａＶ ＋ ドーズ量５×
１０− の条件でイオン注入した後、熱拡散を行なって
フィールド反転防止用のｎ＋層１１を形成する（第１図
（、）図示）。
ひきつづき、レジストノリ−ン１ｏを除去し、シリコン
窒化膜パターン７ａ〜７ｃを耐酸化性マスクとして高温
クエット雰囲気中で選択酸化を行ないフィールド酸化膜
１２を形成した（第５− １図（ｆ）図示）。
窒化膜パターン７ａ〜７ｃを耐酸化性マスクとして高温
クエット雰囲気中で選択酸化を行ないフィールド酸化膜
１２を形成した（第５− １図（ｆ）図示）。
次いで、フィールド酸化膜１２で分離された島状のｎ型
シリコン基板１領域及びｐ−ウェル領域５に熱酸化膜を
成長させ、更に多結晶シリコン膜を堆積し、この多結晶
シリコン層にリン拡散を行なう◎つづいて、多結晶シリ
コン層をパターニングしてダート電極’３１＋１３２を
形成し、これをマスクとして熱酸化膜をエツチングして
ｆ−）酸化膜１４１７１４．を形成した後、島状の基板
Ｉ領域に？ロンを、島状のｐ−ウェル領域５に砒素を、
夫々イオン注入してｐ＋型のソース、ドレイン領域１５
１＊１６１ 、ｎ＋型のソース、ドレイン領域１５．．
１Ｂ、を形成する（第１図（ｇ）図示）０その後、常法
に従って全面にｃｖ’ｏ−５ｔｏ□膜１７を堆積し、こ
れにコンタクトホール１１１１〜１８４を開孔した後、
Ａ／膜の蒸着、ノ４ターニングによりＡＩ配線１９〜２
２を形成して０ＭＯ８を製造する（第１図（ｈ）図示）
。
シリコン基板１領域及びｐ−ウェル領域５に熱酸化膜を
成長させ、更に多結晶シリコン膜を堆積し、この多結晶
シリコン層にリン拡散を行なう◎つづいて、多結晶シリ
コン層をパターニングしてダート電極’３１＋１３２を
形成し、これをマスクとして熱酸化膜をエツチングして
ｆ−）酸化膜１４１７１４．を形成した後、島状の基板
Ｉ領域に？ロンを、島状のｐ−ウェル領域５に砒素を、
夫々イオン注入してｐ＋型のソース、ドレイン領域１５
１＊１６１ 、ｎ＋型のソース、ドレイン領域１５．．
１Ｂ、を形成する（第１図（ｇ）図示）０その後、常法
に従って全面にｃｖ’ｏ−５ｔｏ□膜１７を堆積し、こ
れにコンタクトホール１１１１〜１８４を開孔した後、
Ａ／膜の蒸着、ノ４ターニングによりＡＩ配線１９〜２
２を形成して０ＭＯ８を製造する（第１図（ｈ）図示）
。
しかしながら、上述した従来法にあっては次のような欠
点を有する。即ち、まず、ｐ＋型のソロ − −ス領域Ｚ５１ （又はドレイン領域１６１ ）とｎ型
基板１とｐ−ウェル領域５とによる寄生ｐｎｐトランノ
スタやｎ＋型のソースＷＩｔｊｌ１５２（又はドレイン
領域１６雪 ）とｐ−ウェル領域５とｎ型基板Ｉとによ
る寄生ｎｐｎ ）ランソスタが発生することによってラ
ッチアップ現象が起きる０ラツチアツプ現象は基板ｌ及
びシェル領域５の抵抗と少数キャリアの到達確率により
決まる。到達確率はｎチャンネル、ｐチャンネルの素子
領域間の距離で決まることから、微細化すればラッチア
ップ現象が起こり易くなり、素子特性の低下を招く。ま
た、第１図（ｂ）に示す如く、ｐ−ウェル領域５は基板
Ｉの深さ方向に伸びると共に、横方向にも伸び（例えば
基板方向へ１０μｍ伸びると横方向へも７〜８ＩＬｍ伸
びる）、微細化の障害、集積度の低下を招く。更に、第
１図（ａ） 、 （ｅ）に示す如くｎチャンネルとｐチ
ャンネルのフィールド反転防止用のイオン注入を行なう
ため、写真蝕刻工程の回数等が増え、生産性の向上の障
害となる。
点を有する。即ち、まず、ｐ＋型のソロ − −ス領域Ｚ５１ （又はドレイン領域１６１ ）とｎ型
基板１とｐ−ウェル領域５とによる寄生ｐｎｐトランノ
スタやｎ＋型のソースＷＩｔｊｌ１５２（又はドレイン
領域１６雪 ）とｐ−ウェル領域５とｎ型基板Ｉとによ
る寄生ｎｐｎ ）ランソスタが発生することによってラ
ッチアップ現象が起きる０ラツチアツプ現象は基板ｌ及
びシェル領域５の抵抗と少数キャリアの到達確率により
決まる。到達確率はｎチャンネル、ｐチャンネルの素子
領域間の距離で決まることから、微細化すればラッチア
ップ現象が起こり易くなり、素子特性の低下を招く。ま
た、第１図（ｂ）に示す如く、ｐ−ウェル領域５は基板
Ｉの深さ方向に伸びると共に、横方向にも伸び（例えば
基板方向へ１０μｍ伸びると横方向へも７〜８ＩＬｍ伸
びる）、微細化の障害、集積度の低下を招く。更に、第
１図（ａ） 、 （ｅ）に示す如くｎチャンネルとｐチ
ャンネルのフィールド反転防止用のイオン注入を行なう
ため、写真蝕刻工程の回数等が増え、生産性の向上の障
害となる。
本発明は上記欠点を解消するためになされたもので、う
、チアツブ現象の防止と素子の微細化がなされた高性能
、高集積度の相補型ＭＯ８半導体装置、並びにかかる半
導体装置を簡単な工程で製造し得る方法を提供しようと
するものであるＯ 以下、本発明のＣＭＯ８を第２図（ａ）〜（ｊ）に示す
製造方法を併記して説明する。
、チアツブ現象の防止と素子の微細化がなされた高性能
、高集積度の相補型ＭＯ８半導体装置、並びにかかる半
導体装置を簡単な工程で製造し得る方法を提供しようと
するものであるＯ 以下、本発明のＣＭＯ８を第２図（ａ）〜（ｊ）に示す
製造方法を併記して説明する。
〔１〕 まず、面指数（１００）のｐ型シリコン基板
１０１を１０００℃のウェット酸素雰囲気中で熱酸化処
理して厚さ１μｍの熱酸化膜（絶縁膜）１０２を成長さ
せた０つづいて、全面に７オトレソスト膜を塗布し、写
真蝕刻法により素子領域予定部を覆ったレジストパター
ン（マスク材）ｚ０３ａ、ｚＯ３ｂを形成した。ひきつ
づき、レジストパターン１０３ａ。
１０１を１０００℃のウェット酸素雰囲気中で熱酸化処
理して厚さ１μｍの熱酸化膜（絶縁膜）１０２を成長さ
せた０つづいて、全面に７オトレソスト膜を塗布し、写
真蝕刻法により素子領域予定部を覆ったレジストパター
ン（マスク材）ｚ０３ａ、ｚＯ３ｂを形成した。ひきつ
づき、レジストパターン１０３ａ。
１０３ｂをマスクとして反転防止用不純物であるピロン
を例えばダブルチャージで加速電圧２１０ ｋｅＶ 、
ドーズ量１×１０ ｃｍ の条件で熱酸化膜１０２を通
して基板１０１に選択的にイオン注入し、熱処理してｐ
＋型反転防止層１０４を形成した（第２図（−）図示）
。
を例えばダブルチャージで加速電圧２１０ ｋｅＶ 、
ドーズ量１×１０ ｃｍ の条件で熱酸化膜１０２を通
して基板１０１に選択的にイオン注入し、熱処理してｐ
＋型反転防止層１０４を形成した（第２図（−）図示）
。
〔１１〕 次いで、全面に例えば厚さ２ｏｏｏ１のＡ
ｌ被膜を真空蒸着した。この時、第２図（ｂ）に示す如
くレジストパターン１０３１Ｌ、１０３ｂと熱酸化膜１
０２との段差により同パターン１０３ａ、’１０３ｂ上
のＡｌ被膜１０５１ と、熱酸化膜１０２上のＡｌ被膜
１０５２とが不連続化して分離された０つづいて、レジ
ストパターン１０３＆、１０３ｂを除去してその上のＡ
ｌ被膜１０５７．をリフトオフし、素子分離領域予定部
の熱酸化膜１０２上部分にＡＡ被膜ｌ０ＩＨを残存させ
た（第２図（Ｃ）図示）Ｏひきつづき、残存Ａｌ被膜１
０５２をマスクとして例えは反応性イオンエツチングに
より熱酸化膜１０２を選択エツチングして素子分離領域
１０６を形成した。その後、素子分離領域１０６上の残
存Ａ／被被膜０５２を除去した（第２図（ｄ）図示）。
ｌ被膜を真空蒸着した。この時、第２図（ｂ）に示す如
くレジストパターン１０３１Ｌ、１０３ｂと熱酸化膜１
０２との段差により同パターン１０３ａ、’１０３ｂ上
のＡｌ被膜１０５１ と、熱酸化膜１０２上のＡｌ被膜
１０５２とが不連続化して分離された０つづいて、レジ
ストパターン１０３＆、１０３ｂを除去してその上のＡ
ｌ被膜１０５７．をリフトオフし、素子分離領域予定部
の熱酸化膜１０２上部分にＡＡ被膜ｌ０ＩＨを残存させ
た（第２図（Ｃ）図示）Ｏひきつづき、残存Ａｌ被膜１
０５２をマスクとして例えは反応性イオンエツチングに
より熱酸化膜１０２を選択エツチングして素子分離領域
１０６を形成した。その後、素子分離領域１０６上の残
存Ａ／被被膜０５２を除去した（第２図（ｄ）図示）。
この時、素子分離領域１０６で分離された二つの隣り合
う島状の基９− 板領域１０７．，１０７２が形成された。
う島状の基９− 板領域１０７．，１０７２が形成された。
ＣＩｌｌ ） 次いで、熱酸化処理して露出する基板
領域１０７１ ．１０７．に例えば厚さ１００ＯＸの酸
化層を成長させた後、一方の基板領域１０７１上の亀化
層を除去した後、他力の基板領域ｌ０７２に薄い酸化層
Ｉθ８を残存させた。つづいて、全面に素子分離領域１
０６と同厚さの非単結晶シリコン層、例えは多結晶シリ
コン層１０９を堆積した。ひきつづき、多結晶シリコン
ｌｉｉ ７ ｏ ９全面にエネルギービーム、例えばレ
ーザビームを照射した。この時、第２図（ｆ）に示す如
くｐ型シリコン基板１θノと直接接触する多結晶シリコ
ン〜仙から該基板１０１を結晶核として単結晶化して全
体がｐ型巣結晶シリコン層１１０となった。
領域１０７１ ．１０７．に例えば厚さ１００ＯＸの酸
化層を成長させた後、一方の基板領域１０７１上の亀化
層を除去した後、他力の基板領域ｌ０７２に薄い酸化層
Ｉθ８を残存させた。つづいて、全面に素子分離領域１
０６と同厚さの非単結晶シリコン層、例えは多結晶シリ
コン層１０９を堆積した。ひきつづき、多結晶シリコン
ｌｉｉ ７ ｏ ９全面にエネルギービーム、例えばレ
ーザビームを照射した。この時、第２図（ｆ）に示す如
くｐ型シリコン基板１θノと直接接触する多結晶シリコ
ン〜仙から該基板１０１を結晶核として単結晶化して全
体がｐ型巣結晶シリコン層１１０となった。
［ｉｖ］ 次いで、単結晶シリコン層１１０上の全面
にプラズマ窒化膜１１１を堆積した（第２図０）図示）
０つづいて、反応性イオンエツチングでグラズマ金化膜
１１１を処理した。この時、第２図（ｈ）に示す如く、
単結晶シリコン１０− 層１１０の凹部に堆積されたプラズマ窒化膜部分は他の
平坦な同シリコン層１１０上のプラズマ窒化膜部分に比
べてエツチングレートが遅くなり、同単結晶シリコン層
１１０の凹部のみにプラズマ窒化膜１１１′が残存した
。
にプラズマ窒化膜１１１を堆積した（第２図０）図示）
０つづいて、反応性イオンエツチングでグラズマ金化膜
１１１を処理した。この時、第２図（ｈ）に示す如く、
単結晶シリコン１０− 層１１０の凹部に堆積されたプラズマ窒化膜部分は他の
平坦な同シリコン層１１０上のプラズマ窒化膜部分に比
べてエツチングレートが遅くなり、同単結晶シリコン層
１１０の凹部のみにプラズマ窒化膜１１１′が残存した
。
ひきつづき、残存プラズマ窒化膜ｚｚｆをマスクとして
単結晶シリコン層を選択エツチングし、素子分離領域１
０６で分離された島状の基板領域１０１Ｋ 、１０７．
のみにｐ型シリコン層を残存させた後、下部に酸化層１
０８の存在しないｐ型単結晶シリコン層に図示しないレ
ジス） ノ４ターンをマスクとして例えばリンを加速電
圧２００ ｋ＠Ｖ 、ドーズ量５刈０１１ｃｍ ”の条
件でイオン注入し、例えば１１００℃で熱処理してｐ型
単結晶シリコン層からなるｐ型素子領域１１２及び基板
１０１との界面に酸化層１０８が存在し、ｎ型に変換さ
れた単結晶シリコン領域からなるｎ型素子領域（ｎ−ウ
ェル領域）１１３を形成した（第２図（１）図示）。
単結晶シリコン層を選択エツチングし、素子分離領域１
０６で分離された島状の基板領域１０１Ｋ 、１０７．
のみにｐ型シリコン層を残存させた後、下部に酸化層１
０８の存在しないｐ型単結晶シリコン層に図示しないレ
ジス） ノ４ターンをマスクとして例えばリンを加速電
圧２００ ｋ＠Ｖ 、ドーズ量５刈０１１ｃｍ ”の条
件でイオン注入し、例えば１１００℃で熱処理してｐ型
単結晶シリコン層からなるｐ型素子領域１１２及び基板
１０１との界面に酸化層１０８が存在し、ｎ型に変換さ
れた単結晶シリコン領域からなるｎ型素子領域（ｎ−ウ
ェル領域）１１３を形成した（第２図（１）図示）。
〔ｖ〕 次いで、ｐ型、ｎ型の素子領域ＩＺ２゜１１
３を熱酸化して厚さ４００Ｘの酸化膜を成長させ、更に
全面に燐ドープ多結晶シリコン膜を堆積し、これをパタ
ーニングして各素子領域１１２，１１３上にダート電極
１１４１゜１１４２を選択的に形成した後、これらダー
ト電極１１４１．１１４２をマスクとして酸化膜をエツ
チングしてｒ−ト酸化膜１１５１＋１１５２を形成した
。つづいて、ｐ型素子領域１１２に砒素を、ｎ型素子領
域１１３にメロンを、夫々イオン注入し、熱処理してｉ
型のソース、ドレイン領域１１６１＋１１７１ ｙｐ＋
型のソース、ドレイン領域１１６．．１１７゜を形成し
た。その後、全面にＣｖＤ−８ｌＯ□膜１１Ｂを堆積し
、コンタクトホール１１９１〜１１９４を開孔した後、
ｉ膜の蒸着、パターニングによりＡＪ配線１２０〜１２
３を形成して０ＭＯ８を製造した（第２図（Ｊ）図示）
０しかして、本発明の０ＭＯ８は第２図（ｊ）に示す如
くｐ型シリコン基板１０１上に素子分離領域１０６を設
け、かつこの素子分離領域１０６に分離された島状の基
板領域１０７１．１０１゜に夫々単結晶シリコン層から
なるｐ型素子領域（ｎチャンネルＴｒ領域）Ｉｚ２＋ｎ
型素子領域（ｐチャンネルＴ、領域）１１３を設けると
共に、基板１０１とｎ型素子領域１１３の界面全体に薄
い酸化層１０８を介在させた構造になっている。このた
め、ｎチャンネルＴｒとｐチャンネルＴ、は薄い酸化層
１０８で絶縁されるので、寄生トランジスタが形成され
ず、これによるラッチアップ現象のない良好な素子特性
を有する０ＭＯ８を得ることができる。また、素子分離
領域１０６とｐ型、ｎ型の素子領域１１２．１１３との
・表面が同一レベルとなり、平坦化できる。
３を熱酸化して厚さ４００Ｘの酸化膜を成長させ、更に
全面に燐ドープ多結晶シリコン膜を堆積し、これをパタ
ーニングして各素子領域１１２，１１３上にダート電極
１１４１゜１１４２を選択的に形成した後、これらダー
ト電極１１４１．１１４２をマスクとして酸化膜をエツ
チングしてｒ−ト酸化膜１１５１＋１１５２を形成した
。つづいて、ｐ型素子領域１１２に砒素を、ｎ型素子領
域１１３にメロンを、夫々イオン注入し、熱処理してｉ
型のソース、ドレイン領域１１６１＋１１７１ ｙｐ＋
型のソース、ドレイン領域１１６．．１１７゜を形成し
た。その後、全面にＣｖＤ−８ｌＯ□膜１１Ｂを堆積し
、コンタクトホール１１９１〜１１９４を開孔した後、
ｉ膜の蒸着、パターニングによりＡＪ配線１２０〜１２
３を形成して０ＭＯ８を製造した（第２図（Ｊ）図示）
０しかして、本発明の０ＭＯ８は第２図（ｊ）に示す如
くｐ型シリコン基板１０１上に素子分離領域１０６を設
け、かつこの素子分離領域１０６に分離された島状の基
板領域１０７１．１０１゜に夫々単結晶シリコン層から
なるｐ型素子領域（ｎチャンネルＴｒ領域）Ｉｚ２＋ｎ
型素子領域（ｐチャンネルＴ、領域）１１３を設けると
共に、基板１０１とｎ型素子領域１１３の界面全体に薄
い酸化層１０８を介在させた構造になっている。このた
め、ｎチャンネルＴｒとｐチャンネルＴ、は薄い酸化層
１０８で絶縁されるので、寄生トランジスタが形成され
ず、これによるラッチアップ現象のない良好な素子特性
を有する０ＭＯ８を得ることができる。また、素子分離
領域１０６とｐ型、ｎ型の素子領域１１２．１１３との
・表面が同一レベルとなり、平坦化できる。
更に、ウェル領域となるｎ型素子領域１１３は素子分離
領域１０６間の幅で決まり、横方向への拡散は阻止され
る。したがって、上記ラッチアップ現象の防止、素子領
域の平坦化、及びウェル領域の横方向拡散の阻止により
高密度、高集積度の０ＭＯ８を得ることができる。
領域１０６間の幅で決まり、横方向への拡散は阻止され
る。したがって、上記ラッチアップ現象の防止、素子領
域の平坦化、及びウェル領域の横方向拡散の阻止により
高密度、高集積度の０ＭＯ８を得ることができる。
１３−
また、素子分離領域１０Ｂ下にｐ＋型反転防止層１０４
を設けることによって、基板１０１とひなかったｐ型巣
結晶シリコンからなるｐ型素子分離領域１１２に形成さ
れたｎチャンネルＴｒ間の電気的リークによる誤動作を
防止できる。
を設けることによって、基板１０１とひなかったｐ型巣
結晶シリコンからなるｐ型素子分離領域１１２に形成さ
れたｎチャンネルＴｒ間の電気的リークによる誤動作を
防止できる。
一方、本発明方法によれば第２図（１）に示す如く素子
分離領域１０Ｂで分離された島状の基板領域に該素子分
離領域表面と略同レベルのｐ型。
分離領域１０Ｂで分離された島状の基板領域に該素子分
離領域表面と略同レベルのｐ型。
ｎ型の単結晶シリコンからなる素子領域１１２゜１１３
を形成できる。このため、前記〔ｖ〕工程において、酸
化膜成長、燐ドーグ多結晶シリコン膜の堆積後、レジス
ト膜塗布、写真蝕刻に際して、素子分離領域１０６の端
部でレソスト残りが生じるものを回避でき、これによっ
て寸法精度が良好なレジストパターンの形成が可能とな
り、ひいては高精度のダート電極１１４１ｒＺ１４２を
形成できる。しかも、同［Ｖ］工程においてＡＡ？配線
を形成する際、素子分離領域１０６端部で各Ａノ配線１
２０〜１２３が断切れするのを防止できる。
を形成できる。このため、前記〔ｖ〕工程において、酸
化膜成長、燐ドーグ多結晶シリコン膜の堆積後、レジス
ト膜塗布、写真蝕刻に際して、素子分離領域１０６の端
部でレソスト残りが生じるものを回避でき、これによっ
て寸法精度が良好なレジストパターンの形成が可能とな
り、ひいては高精度のダート電極１１４１ｒＺ１４２を
形成できる。しかも、同［Ｖ］工程においてＡＡ？配線
を形成する際、素子分離領域１０６端部で各Ａノ配線１
２０〜１２３が断切れするのを防止できる。
１４−
また、ｎチャンネルＴｒの素子領域１１２と基板１０１
の界面に酸化層１０８を形成することによってフィール
ド反転防止層の形成を一工程（この場合、ｎ＋型反転防
止層の形成工程）省略でき、極めて簡単かつ量産的に０
ＭＯ８を製造できる。
の界面に酸化層１０８を形成することによってフィール
ド反転防止層の形成を一工程（この場合、ｎ＋型反転防
止層の形成工程）省略でき、極めて簡単かつ量産的に０
ＭＯ８を製造できる。
更に、素子分離領域１０６の形成工程において、選択酸
化法のようなバーズビークの発生はないため、素子分離
領域１０６の微細化、ひいては素子領域１１２，１１３
の寸法縮小を抑制でき、高集積度の０ＭＯ８を製造でき
る。しかも、素子領域１１２，１１３にホワイトリボン
が生成されるのを防止できるため、素子特性の優れた０
ＭＯ８を得ることができる。
化法のようなバーズビークの発生はないため、素子分離
領域１０６の微細化、ひいては素子領域１１２，１１３
の寸法縮小を抑制でき、高集積度の０ＭＯ８を製造でき
る。しかも、素子領域１１２，１１３にホワイトリボン
が生成されるのを防止できるため、素子特性の優れた０
ＭＯ８を得ることができる。
その他、上記実施例の如く熱酸化膜１０２上の素子領域
予定部にレジストパタ−ン１０３＊。
予定部にレジストパタ−ン１０３＊。
１０３ｂを形成し、これをマスクとして？ロンのイオン
注入を行なってｐ＋型反転防止層１０４を形成した後、
ＡＩ被被膜蒸着、レジストパターンＩθ３＊、１０３ｂ
の除去によるＡＪ被被膜リフトオフ、残存ＡＡ’被膜１
０５２をマスクとした熱酸化膜１０２のエツチングによ
る素子分離領域１０６を形成することによって、素子分
離領域１０６と反転防止層１０４とをセルファラインに
でき、該反転防止層１０４から素子領域に形成されるソ
ース、ドレイン領域へのイオンの滲み出しを防止できる
。
注入を行なってｐ＋型反転防止層１０４を形成した後、
ＡＩ被被膜蒸着、レジストパターンＩθ３＊、１０３ｂ
の除去によるＡＪ被被膜リフトオフ、残存ＡＡ’被膜１
０５２をマスクとした熱酸化膜１０２のエツチングによ
る素子分離領域１０６を形成することによって、素子分
離領域１０６と反転防止層１０４とをセルファラインに
でき、該反転防止層１０４から素子領域に形成されるソ
ース、ドレイン領域へのイオンの滲み出しを防止できる
。
なお、上記実施例では絶縁膜として熱酸化膜を用いたが
、これに限らずＣＶＤ法により堆積された５ｉｎ２［［
、８１、Ｎ４膜ｅ ＡＡ’２０５膜等を用いてもよい。
、これに限らずＣＶＤ法により堆積された５ｉｎ２［［
、８１、Ｎ４膜ｅ ＡＡ’２０５膜等を用いてもよい。
また、非単結晶シリコン層として多結晶シリコンに代え
て非晶質シリコンを用いてもよいＯ 上記実施例では、エネルギービームとしてレーデビーム
を用いたが、電子ビーム、イオンビーム等を用いてもよ
い〇 上記実施例ではｐ型単結晶シリコン層をｎ型に変える手
段としてイオン注入法を採用したが、これに限らずＰ２
Ｏ膜やＡ、５ＧＰＡを拡散源とする方法、燐拡散方法等
を採用してもよい。
て非晶質シリコンを用いてもよいＯ 上記実施例では、エネルギービームとしてレーデビーム
を用いたが、電子ビーム、イオンビーム等を用いてもよ
い〇 上記実施例ではｐ型単結晶シリコン層をｎ型に変える手
段としてイオン注入法を採用したが、これに限らずＰ２
Ｏ膜やＡ、５ＧＰＡを拡散源とする方法、燐拡散方法等
を採用してもよい。
上記実施例ではｐ型基板に素子分離領域を設け、非単結
晶シリコン層を被覆し エネルギービームの照射により
ｐ型単結晶シリコン層にし、選択エツチングして素子分
離領域間にｐ型単結晶シリコン層を残し、酸化層の存在
するｐ型単結晶シリコン層をｎ型（ｎ−ウェル領域）に
変換したが、これに限定されない。例えば、酸化層の存
在しないｐ型単結晶シリコン層をｎ型に変えてもよい。
晶シリコン層を被覆し エネルギービームの照射により
ｐ型単結晶シリコン層にし、選択エツチングして素子分
離領域間にｐ型単結晶シリコン層を残し、酸化層の存在
するｐ型単結晶シリコン層をｎ型（ｎ−ウェル領域）に
変換したが、これに限定されない。例えば、酸化層の存
在しないｐ型単結晶シリコン層をｎ型に変えてもよい。
また、ｎ型半導体基板を用いて前記とは逆に一方のｎ型
単結晶シリコン層をｐ型（ｐ−ウェル領域）に変換して
もよい。
単結晶シリコン層をｐ型（ｐ−ウェル領域）に変換して
もよい。
上記実施例では少なくとも隣り合う二つの領域に形成し
た素子領域のうちの一方の素子領域と基板の界面全体に
酸化層を介在させたが、該界面の一部に酸化層等の薄い
絶縁層を介在させてもよい。このように部分的に介在さ
せる場合、隣り合う他方の素子領域側に近い界面部分に
絶と素子の微細化がなされた高性能、高集積度の１７− 相補型ＭＯ８半導体装置、並びにかかる半導体装置を簡
単な工程で製造し得る方法を提供できるものである。
た素子領域のうちの一方の素子領域と基板の界面全体に
酸化層を介在させたが、該界面の一部に酸化層等の薄い
絶縁層を介在させてもよい。このように部分的に介在さ
せる場合、隣り合う他方の素子領域側に近い界面部分に
絶と素子の微細化がなされた高性能、高集積度の１７− 相補型ＭＯ８半導体装置、並びにかかる半導体装置を簡
単な工程で製造し得る方法を提供できるものである。
第１図（ａ）〜（ｈ）は従来の０ＭＯ８の製造を示す工
程断面図、第２図（＝）〜（ｊ）は本発明の実施例にお
ける０ＭＯ８の製造を示す工程断面図である。 １０１・・・ｐ型シリコン基板、１０２・・・熱酸化膜
（絶縁膜）、１０３ａ、７０３ｂ−・・レジストパター
ン、１０４・・・ｐ＋型反転防止層、１０６・・・素子
分離領域、１０８・・・酸化層、１１２・・・ｐ型巣結
晶シリコンからなる素子領域、Ｉ Ｊ 、９・・・ｎ型
単結晶シリコンからなる素子領域、１１４、。 １１４２・・・ダート電極、１１６１．１１６２ ・
・ソース領域、１１７．．１１７□・・・ドレイン領域
、Ｉ２θ〜１２３・・・ｋｌ配線。 出願人代理人 弁理士 鈴 江 武 彦１８− Φ に０１
二
程断面図、第２図（＝）〜（ｊ）は本発明の実施例にお
ける０ＭＯ８の製造を示す工程断面図である。 １０１・・・ｐ型シリコン基板、１０２・・・熱酸化膜
（絶縁膜）、１０３ａ、７０３ｂ−・・レジストパター
ン、１０４・・・ｐ＋型反転防止層、１０６・・・素子
分離領域、１０８・・・酸化層、１１２・・・ｐ型巣結
晶シリコンからなる素子領域、Ｉ Ｊ 、９・・・ｎ型
単結晶シリコンからなる素子領域、１１４、。 １１４２・・・ダート電極、１１６１．１１６２ ・
・ソース領域、１１７．．１１７□・・・ドレイン領域
、Ｉ２θ〜１２３・・・ｋｌ配線。 出願人代理人 弁理士 鈴 江 武 彦１８− Φ に０１
二
Claims (1)
- 【特許請求の範囲】 １、 第１導電型の半導体基板と、この基板上に設けら
れた絶縁材料からなる素子分離領域と、この素子分離領
域により分離された複数の島状基板領域のうちの少なく
とも隣り合う二つの領域に夫々設けられた第１導電型、
第２導電型の単結晶シリコン層からなる素子領域とを具
備し、前記半導体基板と第１導電型の素子領域或いは前
記基板と第２導電型の素子領域のいずれか一方の界面の
一部もしくは全部に絶縁層を介在させると共に、前記素
子分離領域下の基板表面に第１導電型の高濃度不純物層
を設けたことを特徴とする相補型ＭＯ８半導体装置０ ２、第１導電型、第２導電型の単結晶シリコン層からな
る素子領域の表面が素子分離領域の表面とほぼ同レベル
であることを特徴とする特許請求の範囲第１項記載の相
補型ＭＯ８半導体装置０ ３、半導体基板がｐ型をなし、このｐ型の基板とｎ型の
単結晶シリコン層からなる素子領域の界面の一部もしく
は全部に絶縁層を介在させたことを特徴とする特許請求
の範囲第１項記載の相補型ＭＯ８＋−導体装置。 ４、第１導電型の半導体基板上に素子分離領域となる絶
縁膜を形成する工程と、前記基板の素子分離領域予定部
に第１導電型の不純物を前記絶縁膜を通してイオン注入
して給１導電型の高濃度不純物層を形成する工程と、前
記絶縁膜を選択的にエツチング除去して基板表面の高濃
度不純物層上に素子分離領域を形成する工程と、この素
子分離領域により分離された複数の島状基板領域のうち
の少なくとも隣り合う二つの領域の一方に前記素子分離
領域より充分薄い絶縁層を一部もしくは全体的に形成す
る工程と、全面に非単結晶シリコン層を堆積した彼、エ
ネルギービームを非単結晶シリコン層に照射して単結晶
化する工程と、素子分離領域付近の単結晶シリコン層を
エツチング除去した後、絶縁層が設けられた島状基板領
域及びこれと隣接する他の領域に残存した単結晶シリコ
ン層のいずれか一方に第２導電型の不純物をドーピング
して少なくとも隣り合う二つの島状基板領域に第１導電
型、第２導電型の素子領域を形成する工程とを具備した
ことを特徴とする相補型ＭＯ８半導体装置の製造方法。 ５、半導体基板がｐ型をなし、素子分離領域で分離され
た複数の島状基板領域のうちの少なくとも隣り合う二つ
の領域のｎ型素子領域となる一方に前記素子分離領域よ
り充分薄い絶縁層を一部もしくは全体的に形成したこと
を特徴とする特許請求の範囲第４項記載の相補ｆｉ Ｍ
Ｏ８半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138833A JPS5840852A (ja) | 1981-09-03 | 1981-09-03 | 相補型ｍｏｓ半導体装置及びその製造方法 |
| US06/307,877 US4560421A (en) | 1980-10-02 | 1981-10-02 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138833A JPS5840852A (ja) | 1981-09-03 | 1981-09-03 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840852A true JPS5840852A (ja) | 1983-03-09 |
| JPH0324069B2 JPH0324069B2 (ja) | 1991-04-02 |
Family
ID=15231280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138833A Granted JPS5840852A (ja) | 1980-10-02 | 1981-09-03 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840852A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961119A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6030169A (ja) * | 1983-07-29 | 1985-02-15 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS6070757A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 半導体集積回路 |
| JPS6074664A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 相補型ｍｏｓ半導体装置の製造方法 |
| JPS6089957A (ja) * | 1983-10-24 | 1985-05-20 | Nippon Telegr & Teleph Corp <Ntt> | 相補形半導体装置 |
| JPH04231668A (ja) * | 1990-06-26 | 1992-08-20 | Mercedes Benz Ag | 内燃機関のシリンダヘッドの吸込み通路における蒸発装置 |
| JPH04231669A (ja) * | 1990-06-26 | 1992-08-20 | Mercedes Benz Ag | 内燃機関のシリンダヘッド |
| US5851856A (en) * | 1993-12-03 | 1998-12-22 | Yamaha Corporation | Manufacture of application-specific IC |
-
1981
- 1981-09-03 JP JP56138833A patent/JPS5840852A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961119A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6030169A (ja) * | 1983-07-29 | 1985-02-15 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS6070757A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 半導体集積回路 |
| JPS6074664A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 相補型ｍｏｓ半導体装置の製造方法 |
| JPS6089957A (ja) * | 1983-10-24 | 1985-05-20 | Nippon Telegr & Teleph Corp <Ntt> | 相補形半導体装置 |
| JPH04231668A (ja) * | 1990-06-26 | 1992-08-20 | Mercedes Benz Ag | 内燃機関のシリンダヘッドの吸込み通路における蒸発装置 |
| JPH04231669A (ja) * | 1990-06-26 | 1992-08-20 | Mercedes Benz Ag | 内燃機関のシリンダヘッド |
| US5851856A (en) * | 1993-12-03 | 1998-12-22 | Yamaha Corporation | Manufacture of application-specific IC |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324069B2 (ja) | 1991-04-02 |
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