JPS6020624A

JPS6020624A - 電界効果トランジスタ装置

Info

Publication number: JPS6020624A
Application number: JP12900983A
Authority: JP
Inventors: Fumiaki Tsukuda; 佃　文明
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-07-15
Filing date: 1983-07-15
Publication date: 1985-02-01
Also published as: JPH0334691B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】分野本発明は、相補形絶縁ゲート電界効果トランジスタを用
いた集積回路に関するものである。

従来回路の説明マイクロコンピュータや、電卓等のＬＳＩ内に、電源投
入時に、自動的ＫＬＳＩ内部を一定の初期状態に設定す
る機能を有する回路を構成することが、要求される事が
ある。

しかも、最近では、使用電圧の広領域化や、使用中の電
源ダウン等に対応できる構成が要求されておシ、必らず
しも上記、要求を満足していないのが現状である。

第１図に、従来の回路構成の一例を示す。

又、第２図に、その各端子の出力波形を示す。

なお、以下の動作説明は、プラス電源について、説明す
るものであり、マイナス電源でも適用可能な事は明らか
である。

電源が印加されない状態では、電源端子ＶｏｗＶ１　及
び接点１，２は常に、第２図に示されてｌ／−る電位■
１のレベルにあるとする。

この状態よシ、電源端子ＶＯに電位Ｖｃなる電源電圧が
、印加されると、ＬＳＩで、電源端子■０の電位は、電
源の内部抵抗と、ＶＯ端子の寄生容量の時定数で、任意
の電位Ｖｃに向かって立ち上がる。

電源端子■。が任意の電位Ｖｃに立ち上がっていいく、
過渡状態時（第２図Ａの状態）に、各接点の電位レベク
は、電源端子■ｏの電位が、ｐ形トランジスタＭｌ、Ｍ
４及び、Ｎ形トランジスタＭ２゜Ｍ３．Ｍ５のしきい値
電圧（第２図のＶＡ）まで上がるまでは、電源端子Ｖｏ
側と電源端子Ｖｔ　０１ｌｌに対してついている負荷容
量の分割比で決まるので、接点１には、電源端子■。側
に対し、寄生容量を充分無視できる大容量Ｃ１を又、接
点２には、電源端子■１側に対し、寄生容量を充分無視
できる大容量Ｃ２を接続しておけば、接点１を１、■人
の近傍に、又、接点２ば■１の近傍になっている。

次に、接点１と接点２は、ｐ形トランジスタＭ１とＮ形
トランジスタＭ３で構成されるインバータとｐ形トラン
ジスタＭ４とＮ形トランジスタＭ５によって構成される
インバータのフイツプフロツプ構成になっている為、電
源端子■。が電位ＶＡよシ高い電位になると、上記２つ
のインパータレ主、完全に動作可能となシ、この時、接
点１の電位レベルは、ＶＡ近傍に、接点２の電位レベル
は、■、近傍にあるので、接点１は電源端子Ｖｏの電位
に接点２は、電源端子ＶＩの電位に変化し安定する。

これば、電源端子Ｖｏに印加される電位が、早く立ち上
がっても、ゆつくシ立ち上がっても必ず接点１しま、■
。側に、接点２はｖ１側に安定する。

つまシ、ＬＳ４の電源立ち上がシ時に必ずある一定の初
期状態とすることができる。続いて、接点１が電位Ｖｃ
Ｋ又、接点２が電位Ｖ、に安定したことによシ、入力信
号ＩＮに、クロック信号が発生する。つ１す、電位■１
によシ′龜位Ｖｃに変化する（第２図Ｂの状態）。

この信号によシ、Ｎ形トランジスタＭ２がオン状態ぽな
シ、接点１は、強制的に、電位■、になる。

（ただし、この時、Ｎ形トランジスタＭ２のオン抵抗ヲ
、ｐ形トランジスタＭ１のオン抵抗にくらべ、充分小さ
くなるよう設計しておく必要がある。）これによシ、接
点２は、それまで、ｐ形トランジスタＭ４がオフ、Ｎ形
トランジスタＭ５が、オン状態であったが、逆に、ｐ形
トランジスタＭ４がメン、Ｎ形トランジスタＭ５がオフ
状態になシ、電位■、によクー１電位Ｖｃに変化する。

さらに、接点２が、電位Ｖｃになった為、それまで、ｐ
形トランジスタＭ１がオン、Ｎ形トランジスタＭ３がオ
フになっていたのが、ｐ形トランジスタＭ１がオフ、Ｎ
形トランジスタＭ３がオンになる。

上記動作によシ、入力信号ＩＮがある一定時間後、再び
電位ＶＣよシ、電位ｖ１に変化しても、接点１は電位■
１、接点２は電位■。で安定する。

こうして、ＬＳＩ内部の論理回路に接点２よす出力され
ていた初期状態が解除されＬＳＩは、外部から命舎を受
け、実行できるようになる。

現在、上記動作以外に、ＬＳＩが動作中に、電源端子Ｖ
ｏが、端子電位ＶＣに回復した場合、ＬＳＩの誤動作を
押さえる為、再び、第１図の回路を初期状態と同じ状態
にする機能が要求されておシ、特にＶ　ａ　）　Ｖ　Ａ
とする要求が強い。ｖＢ＞ｖＡの場合、第１図の従来回
路では、電源端子ｖ１の電位がＶｃよシ■Ｂに変化し、
さらにＶＢよシ■。に回復した時（第２図Ｃの状態）各
トランジスタは、正常に動作しているので、単に、接点
２の出力波形が、電位Ｖｃよシミ位Ｖ）３に、さらに、
電位Ｖ、よシ、電位Ｖｃに変化するだけで、ＬＳＩ内部
が初期状態にならない欠点がある。

これ１・ま、ＶＢ＞７人の場合、現回路では、各トラン
ジスタが、正常に動作しており、単に、電源端子Ｖｏが
、正常動作可能電圧内で、変化したにすぎないからであ
る。

発明の目的本発明の目的は、前記欠点を除去し改善された相補形絶
縁ゲート電界効果トランジスタ装置を提供しようとする
ものである。

発明の構成第３図に、本発明の実施例を示す。

電源端子Ｖｏと、接点３　、　□ｉ　、　５．７間に、
ｐ形トランジスタＭ６．Ｍ８．ＭＩＯ，Ｍ１６をおのお
の、接続し、又、上記電源端子Ｖｏと、接点６間に、ｐ
形トランジスタＭ１２．、Ｍ１４を並列に接続する。さ
らに、電源端子Ｖ、と接点３，４，５．７間１（、Ｎ形
トランジスタＭ？、Ｍ９．Ｍｌｌ、Ｍ１７をおのおの接
浸し、又、上記電源端子■、と接点６間に、Ｎ形トラン
ジスタＭ１３．Ｍ２Ｓを並列接続する。そして、ｐ形ト
ランジスタＭ（、、Ｍ８．及びＮ形トランジスタＭ９の
ゲ・−トが接点３に、又、Ｎ形トランジスタＭ７のゲー
トが、電源端子ＶＯに、又、ｐ形トランジスタＭＩＯ，
Ｎ形トランジスタＭｌｌのゲートが、接点４に、又、ｐ
形トランジスタＭ１２のゲートが、接点５に、又、Ｎ形
トランジスタＭ１３のゲートが、入力端子ＩＮに、又、
ｐ形トランジスタＭ１４．Ｎ形トランジスタＭ１５のゲ
ートが接点６に、又、ｐ形トランジスタＭ１６．Ｎ形ト
ランジスタＭ１７のゲートが、接点７に接続する事によ
って構成される。

発明の作用第４図に、第３図で示した本発明の実施例の各端子の出
力波形を示し、以下、本回路の動作説明を行なう。

第３図において、電源端子Ｖ。に、電位ＶＣが印加され
る。過渡状態では、接点３は、電源電圧が、電位■１よ
広電位Ｖ人（ｐ形トランジスタＭ６゜Ｍ８．Ｍｌｏ、Ｍ
１２．Ｍ１４．Ｍ１６のしきい値電圧ＶＴ）になるまで
は、電位■１になっておシ、さらに、電源電圧が電位ｖ
Ａよシミ位Ｖｃ側に立ち上がっていくと、それと共に、
〔電源電圧−■Ｔ〕の状態で変化していく。

ここで、第３図で示した、各トランジスタは、電源端子
ＶＯが電位ＶＡを越えると、動作可能な状態になシ、電
源端子■ｏが、電位２　Ｖ　Ｌ　（＞　ＶＡ）さらＫ、
接点３が、電位ＶＬＫなるまで、接点４は、電源電圧と
同電位に、又、接点５は、電位■、となる。以上よシ、
ｐ形トランジスダＭ１２はゲートが接点５に接続されて
いる為、電源端子■。が、電位■ムを越えて電位２ＶＬ
になるまでは、オン状態になシ、容量Ｃ８といっしょに
、接点６が、電源電位ｆｉｌｌ　Ｋ変化する為に寄与す
る。

又、電源端子Ｖ０が電位２ＶＬよシミ位Ｖｃ側になると
接点３は、ハイレベルとなシ、接点４は、電位ｖｌに、
接点５は電源電位側に変化し、ｐ形トランジスタＭ１２
はオフ状態になるが、すでに、接点６は、電源電位側に
又接点７は、電位■１になっている為、ｐ形トランジス
タＭ１４及び、Ｎ形トランジスタＭ１７がオン状態にあ
シ、接点６は電位Ｖｃに、接点７は電位■、で安定する
。

以上より電源端子■。に、任意の電位ＶＣを印加する場
合、必ず、接点６．接点７は、電位Ｖｃ及び■ｃ及び電
位■１になる。これは、従来回路の場合とまったく同じ
レベルである。又、入力信号ＩＮが入力される場合、接
点３，４．５は、全く変化しない為、接点６，７は、従
来回路とまったく同様の動作が、（第４図、Ｂ′の状態
）可能である。

次に、第４図Ｃ′、の状態の時、初期状態として、電源
端子■。、接点５．接点７は電位ＶＣに、又、接点４．
接点６．入力端子ＩＮは電位■、になっている。又、接
点３は、（ＶＣＶＡ　＝ＶＴ　〕なる電位になっている
。

この状態より、電源端子■。が、電位Ｖｃよシ、電位Ｖ
Ｄ以下ｉ′！ｌ−なる場合、電源端子へが電位２Ｖｔま
で電位２　Ｖ　Ｌｆ：で電位ＶＣより低下した時点で、
接点３は、電源電圧−Ｖｘの電位で比例して、低下する
為電位ＶＬ以下になシそれまでｐ形ト〜ランジスタＭ８
がオフ、Ｎ形トランジスタＭ９がオン状態になっていた
ものが、逆の状態になシ、接点４は、電位■よシ、電源
電圧と同電位に変化し、接点５は、電源電圧と同電位よ
シ、電位■１に変化する。

上記動作により、ｐ形トランジスタＭ１２がオン状態に
なる。ここで、ｐ形トランジスタＭ１２のオン抵抗をＮ
形トランジスタＭ１５のオン抵抗にくらべ充分小さく設
計しておけば、接点６は、強制的に電源電圧近傍の電位
に、変化し、これによりｐ形トランジスタＭ１６がオフ
状態に、又、Ｎ形トランジスタＭ１７がオフ状態になシ
接点７は、電源電圧側の電位から、電位Ｖ、に変化する
。

上記、動作よシ、ｐ形トラン乏スタＭ１４がオン状態に
、又、Ｎ形トランジスタＭ１５がオフ状態になシ接点６
は、完全に、電源電圧と同電位になる。

次に、電源端子■。が、電位ＶＤ以下よ択電位Ｖｃに再
った場合、すでに接点６は、電源電圧と同電位に、又、
接点７は電位■１になっており、単に、接点６ば、電源
端子■。と同じように変化し、電位ｖｃになシ、接点７
は電位Ｖ、のまま安定する。

これは、第４図Ａの電源印加時に同一状態であシ、ＬＳ
Ｉ内部が一定の初期状態となる。

発明の効果前記、動作説明より、第３図の本発明の回路は、電源端
子Ｖｏの電位が電位ＶＤ以下に低下した時、ＬＳＩ内部
を必ず一定の初期状態にさせることができるものである
。

なお、前記、説明は、プラス電源について説明したもの
であるが、マイナス電源でも適用可能な事は明らかであ
る。

【図面の簡単な説明】

第１図は、従来回路の一例を示す図である。第２図は、
第１図尾示した回路のタイミングチャートである。第３
図は、本発明の一実施例を示す図である。第４図は、第
３図に示した回路のタイミングチャートである。ＩＮ・・・・・・久方端子、３，４．５．６，７・・・
・・・接点、Ｖ、　、　ｖ、　、、、　、、、　’Ｈ電
源端子Ｍ６．八１８．Ｍ１０゜Ｍ１２．Ｍ１４．Ｍ１６
　町・・ｐ形トランジスタ、Ｍ７．Ｍ９．Ｍｌｌ、Ｍ１
３．Ｍ２Ｓ、Ｍ１７・・・・・・Ｎ形トランジスタ、Ｃ
３，Ｃ４−・・・・・容量。代理人　弁理士　内　原　ｘｔ、′’、ｔ゛日、　′−
１，：、）。１、ご−ゴ・′

Claims

【特許請求の範囲】

第１の電位供給端と、第１ないし第４の各出力端間に一
導電型の第１ないし第４０ＦＥＴを順次接続し、又、上
記、第１の電位供給端と第５の出力間−導電型のに、第
５および第６のＦＢＴを並列接続し、第２の電位供給端
と、前記、第１ないし第４の出力端の間に逆導電型の第
７ないし第１０のＦＥＴを順次接続し、第２の電位供給
端と前記、第５の出力端間に、逆導電型のと第１１およ
び第１２のＦＢＴを並列接続し、前記、第１゜第２およ
び第８のＦＢＴのゲートが、前記第１の出力端Ｋ、第７
のＦＥＴのゲートが、前記第１の電位供続端に、又、前
記第３０ＦＥＴおよび第９のＦＢＴのゲートが、前記第
２の出力端に、前記第４および第１０のＦＥＴのゲート
が前記第５の出力端に、第６および第１２のＦＥＴのゲ
ートが、前記第４の出力端に、前記第５０ＰＥＴのゲー
トが、前記第３の出力端に、又、前記第１１のＦＥＴの
ゲートが第１の入力端に接続されることを特徴とする電
界効果トランジスタ装置。