JPS60207352A

JPS60207352A - 半導体装置の製造方法

Info

Publication number: JPS60207352A
Application number: JP6364784A
Authority: JP
Inventors: Takeo Maeda; 前田　健夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-03-31
Filing date: 1984-03-31
Publication date: 1985-10-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明は主としてＬＳＩのＭＯ８型トランジスタにおけ
るゲート及び配線、配線接続の改善を図った半導体装置
の製造方法に関するものである。

［発明の技術的背景とその問題点〕金属とシリコンの合金である金属シリサイドはＬＳＩ（
大規模集積回路）における素子の微細化、高速化を満た
すための材料としてゲート電極や配線等として広く利用
されてきた。しかし、金属シリサイドの場合は、半導体
基板に該金属シリサイドの蒸着を行い、そして、半導体
基板と金属シリサイドとのストレスを緩和するために熱
処理を行うので、この熱処理により金属シリサイドが熱
的に安定な組成に変化してしまう。すると、今度は表面
での酸化が起き易くなるため、半導体装置の製造工程に
おける、熱処理時に該金属シリサイドの表面が露出状態
にあれば該金属シリサイドの表面が酸化して高抵抗のシ
リコン酸化膜を形成してしまい、層間絶縁膜に開孔した
コンタクトホールを介してこの金属シリサイドと多結晶
シリコンからなる配線との抵抗性接触（オーミック接触
）を図ろうとするとそれが実現できなくなる欠点があっ
た。

［発明の目的コ本発明）ま上記の事情に鑑みて成されたもので、金属シ
リサイドからなる第１の配線と多結晶シリ５ンからなる
第２の配線とのコンタク１〜ホールにおける微少な接触
部分での良好な抵抗性接触を実現でき、しかも、配線抵
抗の低減を実現した高集積密度化の可能な半導体装置の
製造方法を提供することを目的とする。

［発明の概要］本発明は上記目的を達成するため、半導体基板の絶縁膜
上に少なくとも金属シリサイドによる第１の電極配線を
形成し、少なくともこの第１の電極配線のコンタクトホ
ール予定部に金属層を堆積した後、全面に層間絶縁膜を
形成し、コンタクトホールを形成するとともに前記層間
絶縁膜の上に第２の電極配線材料を堆積し、あるいは前
記金属層をコンタクトホール形成後、該コンタクトホー
ル内に堆積した後、第２の配線材料を堆積し、熱処理に
よって、前記金属層を第１、第２の電極配線材料と化合
させて合金化することにより、配線のコンタクト部での
低抵抗化を図り、また、第１の電極配線材料の全面に金
属層を形成しておくことにより、熱処理によってこの金
属層との合金化を図り、金属シリサイドによる第１の電
極配線材料の低抵抗化をも可能にする。

［発明の実施例］以下、本発明の実施例について図面を参照しながら説明
する。

実施例１まず、例えば比抵抗１〜１０Ω・ｃｍ、面方位（１００
）のｎ型シリコン基板１を選択酸化して厚さ２０００〜
５０００人のフィールド酸化膜２を形成した後、熱酸化
処理を施して、フィールド酸化膜２で分離された島状の
シリコン基板１部分（素子領域）表面に厚さ５０〜５０
０人のゲート酸化膜３を形成した。つづいて、全面に例
えば厚さ２０００〜４０００人の多結晶シリコン躾４、
厚さ２０００〜４０００人のモリブデンシリサイド層５
及び厚さ５００人のチタン層６を順次堆積したく第１図
（ａ）図示）。

次いで、チタン層６上に写真蝕刻法によりレジストパタ
ーン（図示せず）を形成し、このレジストパターンをマ
スクとしてチタン層６、モリブデ５− ンシリサイド層５及び多結晶シリコン１１４を順次選択
的にエツチングして、基板１側から順に多結晶シリコン
パターン７、モリブデンシリサイドパターン８及びチタ
ンパターン９を形成した。つづいて、レジストパターン
をマスクとしてＰ型不純物、例えばボロンを加速電圧３
０ｋｅＶ、ドーズ１１５Ｘ１０°ｌＳｃｌｍ４の条件で
イオン注入した。この後、レジストパターンを除去し、
活性化処理して、島状の基板１ｆＲ域にＰ＋型のソース
、ドレイン領域１０．１１を形成した（第１図（ｂ）お
よび第２図図示）。なお、第２図は第１図（ｂ）の平面
図である。

次いで、全面に眉間絶縁膜としての厚さ３０００人のＣ
ＶＤ−８ｉ０２膜１２を堆積した後、選択エツチングを
行って、ＣＶＤ−８ｉ０２膜１２にコンタクトホール１
３を開孔した（第１図（１図示）。つづいて、全面にＬ
ＰＣＶＤ　（ＬｏｗＰｒｅｓｓｕｒｅ　Ｃｈｅｍｌｃａ
ｌＶａｐｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により厚さ３０
００人多結晶シリコン１１４を堆積した６− （第１図（ｄ）図示）。

次いで、多結晶シリコン膜１４にリン拡散またはリンの
イオン注入を行い、熱処理して、同多結晶シリコン膜へ
のリンドープを行シた。この熱処理により、チタンパタ
ーン９とモリブデンシリサイドパターン８とが反応して
、それらの合金パターン１５が形成された。また、同時
にコンタクＩ・ホール１３付近において、チタンパター
ン９がその下のモリブデンシリサイドパターン８および
コンタクトホール１３を介して、接する多結晶シリコン
膜１４と反応してそれらの合金層１６が形成された。な
お、こうした工程により、多結晶シリコンパターン７、
残存モリブデンシリサイドパターン８′および合金パタ
ーン１５からなるゲート電極１７が形成される（第１図
（ｅ）図示）。

次いで、リンドープ多結晶シリコン膜１４をパターニン
グし、前記ゲート電極１７とコンタクトホール１３中の
合金層１６を介して接続した第２層目の多結晶シリコン
配線を形成してＰチャネルＭＯＳトランジスタを製造し
た。

このようにして製造した第１図（ｅ）の如き半導体装置
は半導体基板１上に多結晶シリコンパターン７が設けら
れ、その上に残存モリブデンシリサイドパターン８′が
、そして、その上に合金パターン１５が設けられ、この
合金パターン１５の上層は層間絶縁膜１２で覆われると
ともにこの層間絶縁膜１２上に形成された多結晶シリコ
ンによる配線１４とはコンタクトホール１３を介してゲ
ート電極の合金パターン１５に接続されている。

この合金パターン１５は多結晶シリコン膜１４上にに堆
積したモリブデン膜５、チタン１１６を熱処理により合
金化して形成することから、シリコン基板１上の多結晶
シリコン躾１４は熱処理時にその表面が露出状態にはな
らないので、酸化膜の生じる心配はなく、従って、良好
なオーミック接触が可能となる。しかも、配線１４と残
存モリブデンシリサイドパターン８′間は低抵抗の合金
パターンによりオーミック接続がなされたことで、ポリ
サイドの低抵抗化が実現できた。このときの配線部のシ
ート抵抗は数１００ｍΩ・ａｍであり、また、接触抵抗
は数Ω・ｃｍであった。なお、従来方法では接触抵抗は
１にΩ〜１ＭΩと大きくなる。

実施例２まず、例えば比抵抗１〜１ｏΩ・ｃｍ１面方位（１００
）のｎ型シリコン基板１を選択酸化して厚さ２０００〜
５０００人のフィールド酸化１！２を形成した後、熱酸
化処理を施して、フィールド酸化膜２で分離された島状
のシリコン基板１部分（素子領域）表面に厚さ５０〜５
００人のゲート酸化膜３を形成した。つづいて、全面に
例えば厚さ２０００〜４０００人の多結晶シリコン膜４
、厚さ２０００〜４０００人のモリブデンシリサイド層
５を順次堆積した（第３図（ａ）図示）。

次いで、チタン層６上に写真蝕刻法によりレジストパタ
ーン（図示せず）を形成し、このレジストパターンをマ
スクとしてモリブデンシリサイド層５及び多結晶シリコ
ン膜４を順次選択的にエツチングして、基板１側から順
に多結晶シリコンパターン７、モリブデンシリサイドパ
ターン８を形９− 成した。つづいて、レジストパターンをマスクとしてＰ
型不純物、例えばボロンを加速電圧３０ｋｅＶ、ドーズ
量５Ｘ１０１”α噌の条件でイオン注入した。この後、
レジストパターンを除去し、活性化処理して、島状の基
板１領域にＰ＋型のソース、ドレイン領域１０．１１を
形成した（第３図（ｂ）図示）。

次いで、全面に層間絶縁膜としての厚さ３０００人のＣ
ＶＤ−８１０２膜１２を堆積した後、選択エツチングを
行って、ＣＶＤ−８１０２膜１２にコンタクトホール１
３を開孔した（第３図（Ｃ）図示）。

この工程の後、層間絶縁膜１２に開孔されたコンタクト
ホール１３にタングステンを堆積し、この部分のみにタ
ングステン層２１を形成した（第３図（ｄ）図示）。

つぎに、全面にＬＰＣＶＤ法により多結晶シリコン躾を
堆積し、次いで、熱処理を行った後、多結晶シリコン躾
をエツチングして多結晶シリコンによる配線２２を形成
した。これにより、コンタ１０− クトホール１３には電極を形成している多結晶シリコン
パターン７、モリブデンシリサイドパターン８、および
配線パターン２２との合金層２３が形成された（第３図
（ｅ）図ボ）。

このような半導体装置は多結晶シリコンパターン７、モ
リブデンシリサイドパターン８より成るゲート電極と層
間絶縁膜１２上に形成した配線２２とはコンタクトホー
ル１３の合金層２３を介して接している。そのため、実
施例１のようにゲート電極は合金層による抵抗性接触が
成されないので、配線抵抗の低減は図れないが、コンタ
クトホール部では合金層２３による抵抗性接続が成され
るので、この部分での抵抗の低減を図ることができる。

ナオ、実施例２において、ＣＶＤ−８１０２膜のコンタ
クトホールのみに金属層を形成する手段としては、該Ｃ
ＶＤ−８Ｉ　Ｏ２膜上に金属層を堆積し、熱処理により
該金属層とモリブデンシリサイド層とをコンタクトホー
ル部で合金化した後、未反応の金属部分を除去すること
により実現できる。また、合金化する前にコンタクト部
分のみ金属を残すようにパターニングしても良い。

また、上記実施例では電極側に多結晶シリコンパターン
７、モリブデンシリサイドパターン８の二層構造を用い
たが、他の金属シリサイドや単層構造でも上述の効果は
十分に得られる。また。また、第２層目の配線には金属
あるいは金属シリサイドを用いても良い。

［発明の効果］以上、詳述したように本発明によれば、少なくともコン
タクトホール部では電極配線を形成する金属シリサイド
上に金属を堆積させ合金化させたことにより、コンタク
トホール部での第２の配線との接触抵抗値を数Ωに改善
することができ、従って、金属シリサイドを電極、配線
材料に用いても、低接触抵抗化、信号遅延時間の短縮が
可能になり、集積回路の微細化、高速化が図れるなどの
特徴を有する半導体装置の製造方法提供することができ
る。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の一実施例を示す工程図
、第２図は第１図（ｂ）の平面図、第３図（ａ）〜（ｅ
）は本発明の他の実施例を示す工程図である。１・・・シリコン基板、２．３．１２・・・酸化層、４
゜１４・・・多結晶シリコン膜、５・・・金属シリサイ
ド層、６・・・チタン層、７・・・多結晶シリコンパタ
ーン、８・・・モリブデンシリサイドパターン、９・・
・チタンパターン、１０・・・ソース領域、１１・・・
ドレイン領域、１２・＝ＣＶＤ−８Ｉ　Ｏ２，１３−コ
ンタ’）　ト＊　−ル、１５・・・合金パターン、１６
．２３・・・合金層、２１・・・タングステン層、２２
・・・配線。出願人代理人　弁理士　鈴江武彦１３− ＾　へ　へ −Ｄ　。第３図第３図第２図狛

Claims

【特許請求の範囲】〈１）　半導体基板の絶縁膜上に少なくとも金属シリサ
イドからなる第１の電極配線を形成し、少なくともこの
第１の電極配線のコンタクトホール予定部に金属層を堆
積する工程と、全面に層間絶縁膜を形成し、コンタクト
ホールを形成する工程と、前記層間絶縁膜上に第２の電
極配線材料を堆積した後、熱処理するか、もしくは該第
２の電極配線材料をバターニングして熱処理するか、い
ずれかにより前記金属層と第１及び第２の電極配線材料
を合金化してオーミック接続させる工程とを具備してな
る半導体装置の製造方法。（２）　金属層は第１の電極配線の上面全面に形成する
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。（３）　第１の電極配線は多結晶シリコン層とこの上面
に形成した金属シリサイド層との二層構造することを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。（４）　半導体基板の絶縁膜上に少なくとも金属シリサ
イドによる第１の電極配線を形成した後、この第１の電
極配線を含む全体に層間絶縁膜を形成し、該層間絶縁膜
にコンタクトホールを形成する工程と、前記コンタクト
ホール内に金属層を堆積する工程と、前記層間絶縁膜上
に第２の電極配線材料を堆積した後、熱処理するか、も
しくは該第２の電極材料をパターニングして熱処理する
するか、いずれかにより前記金属層と第１、第２の電極
配線材料を合金化してオーミック接続させる工程とを具
備してなる半導体装置の報道方法。