JPS6020768B2 - マイクロプログラム制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロプログラム制御方式に関するもので
あり、さらに詳しくは複数マシンサイクルを１マイクロ
命令で実行制御可能なマイクロプログラム制御方式に関
するものである。

マイクロプログラム制御方式は処理装置の動作を基本的
な動作に分解し、各動作に対応したマイクロ命令を定め
、このマイクロ命令を制御記憶装置に格納し、実行時に
このマイクロ命令を次々と制御用記憶装置から読み出し
実行する方式である。

この方式は、設計し易いこと、保守性がよいこと。融通
性に陵れていることなどの利点がある。反面、１マシン
サイクル毎に新らたにマイクロ命令を読み出し、遂行実
行するために、１マシンサイクルで行う動作が少ない場
合マイクロ命令中の有効情報が少なく比較的高価な制御
用記憶装置の使用効率を低下させる欠点がある。

本発明の第１の目的は通常１マシンサイクル毎にマイク
ロ命令を読み出すマイクロプログラム制御方式に１マイ
クロ命令で複数のマシンサイクルの制御をも可能にし、
また、複数マシンサイクルの間マイクロ命令を保持する
ことによって上記欠点を取り除くことにあり、更に別の
目的は、マイクロ命令中の複数マシンサイクルの時系列
を指示する制御部分と複数マシンサイクルにわたってタ
イミングを発生する回路の組み合わせによりゲート制御
を指示するマイクロ命令中の制御部分の解読、実行を任
意の時刻に行わしめることによって複数マシンサイクル
を必要とする種々の処理に対し時系列を指示する制御部
分に対応するマイクロプログラムを書き換えるのみで従
来の如き種々の処理に対応した専用制御回路を不要とし
ている。

本発明は、上記の特徴に加えて、さらに複数マシンサイ
クルにわたって同一ゲートを開放する場合、１マシンサ
イクル毎に命令が変わる方式ではゲート制御を連続的に
行わしめる為にサイクルの切替時に発生する論理変動を
抑えるのに何らかの工夫が必要であったが、本発明では
、マイクロ命令を保持しているのでそれら工夫は不要と
なり、また、ゲート制御を指示するマイクロ命令中の制
御部分を任意の時刻に利用可能であるのであたかも１マ
シンサイクル毎にマイクロ命令を実行するのと同等に複
数マシンサイクルの制御が可能であるという利点がある
。以下、図面に従って詳細に説明する。

第１図は本発明の−実施例であるデータチャネル装置の
全体構成を示す。

但し細部については、本発明の特徴を説明するのに必要
な部分のみ記載してある。第１図において、ＣＭは各種
処理を実行するためのマイクロプログラムが格納されて
いる制御用記憶装置、ＣＭＩＲはそのィンストラクショ
ンレジスタ、ＤＥＣＩ〜ＤＥＣ４はＣＭＩＲに読み出さ
れたマイクロ命令を解読する為のデコーダである。

そして、マイクロ命令はフィールドと呼ばれるいくつか
の制御部分からなり、ＣＭＩＲ中のＪＡ，ＦＡ，ＦＢ，
ＦＣ，ＦＤ，ＦＴ，ＡＣはそれぞれのフイルドに対応す
る。また、ＤＥＣＩ〜ＤＥＣ４は、それぞれＦＡ〜ＦＤ
フイールド‘こ対するデコーダである。ＣＭＡＲは、Ｃ
Ｍの番地を格納する制御用記憶装置アドレスレジスタ、
ＳＥＬはＣＭＡＲにセットすべき情報を選択する回路、
十ｌＡＤＤはＣＭＡＲの十１加算器、ＡＤＣはＳＥＬ，
ＣＭＡＲを制御するアドレス制御回路である。ＯＴＬは
本発明の特徴であるゲート制御を行う複数の制御フィー
ルドを複数のマシンサイクルにわたって制御する回路で
あり、第２図にその細部を示す。

以上が、本実施例の制御部構成であり、次に上記制御部
によって動作するデータ部の構成を示す。

本装置と他装置との接続は次の如く行われる。主記憶装
置Ｍ．Ｍに対してはメモリアドレスデータ線ＭＡＢ、メ
モリストアデータ線ＭＤＢ及びメモリアンサデータ線Ｍ
ＷＢを介して行われ、入出力制御装置ＩＯＣに対しては
入出力インタフェースバスｌＯＢＵＳを介して行われる
。そしてＭＡＲはメモリアドレスを格納するメモリアド
レスレジスタ、ＭＢＲはメモリストアデータの格納また
はメモリアンサデータを受信するメモリバッファレジス
タ、ＤＡは転送すべきデータが格納されるメモリアドレ
ス情報を保持するデータアドレスレジスタ、ＷＣはデー
タの転送量情報を格納するワードカウントレジスタ、Ｆ
ＬＡＧは転送制御の方法を示す情報（コマンド・チェー
ニング・フラグ・チェーンデータフラグ、プログラムコ
ントロールドインタラプション等）を格納するＦＦ群、
ＤＢは転送データを格納するデータバッファ、ＡＤＤＥ
Ｒは主として十１、一１加算を行う加算器、ＴＥＳＴは
被検査信号の摘出及び各種検査回路、ＤＥＴはＡＤＤＥ
Ｒ出力の全“０”検出およびＴＥＳＴの出力のオン、オ
フ検出及び保持を行う検出回路である。ＰＢＵＳ，ＲＢ
ＵＳは各種情報を伝送するための信号母線である。

第２図は、第１図のＣＴＬの詳細を示すものであり、Ｃ
ＴＬの起動を検出する検出回路ＩＤＢＴ、タイミングを
発生するフリップフロップＦＩ〜Ｆ５、フィールドＦＴ
を解読するデコーダＤＥＣＴ、ゲート制御フィールドの
有効、無効を指示する信号を作成するゲートＧＣＩ〜Ｇ
Ｃ４及びＣＴＬの終了条件を検出するゲ−トＧＣ５〜Ｇ
Ｃ７から成る。

第３図は、第１図、第２図の回路の動作例を示すタイム
チャートであり、以下に第３図に従ってメモリアクセス
動作を例にして説明する。今、第１マシンサイクル（以
下サイクルと称す）でＣＭＩＲにＣＭの１０番地の内容
が読み出され、それが複数サイクルにわたってメモリリ
ードの制御を指示するものであるとする。

１０番地のマイクロ命令は、フィールドＪＡ，ＦＡ，Ｆ
Ｂ，ＦＣ，ＦＤ，ＦＴ，ＡＣから構成され、ＦＡ〜ＦＤ
はデータ部のゲートを制御するフィールド、ＪＡはＣＭ
のジャンプアドレスを指示するフィ｝ルド、ＡＣは次命
令アドレスとＪＡの内容とするかＣＭＡＲ＋１番地とす
るかを制御するフィールドであり、ＦＴフィールドは、
本発明の特徴の一つであり複数サイクルの時系列の指示
と各種タイミングを発生するタイミングツリーの出力と
の論理によりＦＡ〜ＦＤフィールドを複数サイクルにわ
たって制御することを指示する。

第１サイクルの実行に先立って、第１サイクルで読み出
されたマイクロ命令が複数サイクルにわたって制御する
ものか否かはＩＤＥＴ回路で前以つてＦＴフィールドの
内容をＣＭ出力から検出し複数サイクル指定のときはＣ
ＭＲにＣＭ出力をセットするタイミングと同時刻にＣＴ
ＬのＦＩがセットされる。

尚、ここで使用されるＣＭＡＲの内容は、１サイクル中
の０相クロックで更新されるものであり、１仮蚤地指定
内容は、図示以前のサイクルでセットされている。ＣＴ
Ｌの起動はＦＩセットにより始まり以後Ｆ２〜Ｆ５のフ
リップフロップが動作して各種タイミングを発生する。

ＣＴＬ回路の動作は、Ｆ１セット後信号線ＳＩを介して
ＡＤＣと接続され０相クロックでのＣＭＡＲの更新を停
止し、またｍ相クロックでＦ２をセットする。

Ｆ２はＣＴＬ回路が動作中の間点灯するＦＦであり、信
号線Ｓ２を介して第２サイクルの１相でＦＩをリセット
しタイミングツリーをサイクルに対応したパルスで伝播
せしめ、また信号線Ｓ２によりＣＭＩＲの更新を禁止し
、指定の複数サイクルの間保持を可能にする。Ｆ３，Ｆ
４，Ｆ５はＦＩ出力を伝播し、それぞれ第２サイクル、
第３サイクル、第４サイクルに対応したタィミンングを
発生する。

ＦＴフイードの内容は、ここではメモリリード動作に関
する時系列を指定しＤＥＣＴで解読され信号線ＤＩに出
力される。

第１サイクルではＤＩとＦＩの論理がゲートＧＣＩで探
られ、信号線Ｓ３を駆動する、また信号線Ｓ２とＤＩの
論理をゲートＧＣＯで探り、ＭＭへ信号線Ｓ８を介して
リード指令を送出する。

Ｓ３は第１サイクルに対応したパルスでありＤＥＣＩを
第１サイクルのみ有効とする。

ＤＥＣＩの出力Ｄ２は、ゲートＧ２，ＧＩを開き、レジ
スタＤＡの内容をＰＢＵＳへ乗せ、ＡＤＤＥＲへの入力
とする。

一方、この内容はｍ相クロツクでＭＡＲへセットされる
。また、Ｄ２はＡＤＤＥＲの機能を十１加算としＤＡの
内容が十１されてＲＢＵＳに出力しゲートＧ３を開いて
第２サイクルの１相クロックでＤＡにセットしてＤＡの
更新を行う。

第２サイクルでは、タイミングツリーＦ３の出力とＤＩ
の論理をゲートＧＣ２で採り、信号線Ｓ４を駆動する。

Ｓ４は第２サイクルに対応したパルスであり、ＤＥＣ２
を第２サイクルのみ有効とする。ＤＥＣ２の出力Ｄ３は
、ゲートＧ４を開いてレジスタＷＣの内容をＰＢＵＳへ
乗せＡＤＯＥＲ機能を−１加算にし、ゲートＧ５を開い
てＷＣの内容を−１したものをＷＣへ第３サイクルの１
相でセットすることによりＷＣの更新を行う。

同時にＡＤＤＥＲ出力をＤＥＴで検出しており、それが
全“０”であると、その信号をゲートＧ９を開いてＦＬ
ＡＧの特定ビットヘセツトする。

第３サイクルはタイミングツリーＦ４の出力とＤＩの論
理をゲートＧＣ３で採り信号線Ｓ５を駆動する。

Ｓ５は第３サイクルに対応したパルスであり、ＤＥＣ３
を第３サイクルのみ有効とする。ＤＥＣ３の出力Ｄ４は
、ゲートＧ６を開いてＦＬＡＧの内容をＰＢＵＳ上へ乗
せ、第２サイクルでＷＣの−１加算結果を表示するＦＬ
ＡＧの特定ビットとＦＬＡＧ中の転送制御を指示する特
定ビット（例えばデータチェィン指示）を検出する為の
検出指示をＴＥＳＴへ与えＤＥＴで検出結果を表示させ
る。これは、後述する様に、ＷＣの値が零で、データチ
ェィン指示があれば、ＣＭＩＲに保持された所定の制御
が終ったとき、ＪＡフィールドで指定された番地のマイ
クロ命令がＣＭより読出され実行される。第４サイクル
では、タイミングツリーＦ５の出力とＤＩの論理をゲー
トＧＣ４で採り、信号線Ｓ６を駆動する。

また、ゲートＧＣ６，ＧＣ７により第４サイクルが本複
数サイクル制御の最終サイクルであることを検出し信号
線Ｓ７を駆動する。Ｓ７は第４サイクルのｍ相でＦ２を
リセットし第５サイクルの１相クロックでＣＭＩＲの更
新を再開させる。尚この動作に際しＳ７はＡＤＣを再起
動し虹にはＡＣフィールドの指示とＤＥＴの出力の論理
により次マイクロ命令をＳＥＬで選択し０相クロツクで
ＣＭＡＲのセットを指示することにより、第５サイクル
で実行されるマイクロ命令のＣＭアクセスが行われる。
信号線Ｓ６は第４サイクルに対応したパルスでありＤＥ
Ｃ４を第４サイクルのみ有効とする。ＤＥＣ４の出力Ｄ
５は、ゲートＧ７を開いて第４サイクルの１相クロック
付近からＭＷＢを介して到来するメモリ議出し情報を受
信するＭＢＲの内容をＲＢＵＳ上へ乗せ、その受信情報
はゲートＧ８を開いて第５サイクルの１相でレジスタＤ
Ｂへセットし、転送データのメモリリードを終了する。
第６サイクルは１相クロックで第４サイクルの０相クロ
ックから開始された１１番地のＣＭアクセス出力をＣＭ
ＩＲにセットし次の制御を引き続き実行する。以上は、
本発明の一実施例の動作説明であるがまた本発明を有効
に適用したもう一つの実施例を第４図に、又そのタイム
チャ−トを第５図に示す。

第４図は第１図の構成にＣＭＩＲＢ，ＤＥＣＢを加えた
ものであり、第１図のＣＭＩＲはＣＭＩＲＡ、ＤＥＣＩ
〜ＤＥＣ４はＤＥＣＡ及びＡＤＣはＭＰＣに対応する。

第４図の特徴は、ＣＭＩＲ及びＤＥＣ群を２面有してい
ることにあり、マイクロ命令の制御が１サイクル制御か
複数サイクル制御かによって使い分ける。すなわち、Ｃ
ＭＩＲＡ，ＤＥＣＡは前述の如く、複数サイクルにわた
って制御を行うマイクロ命令を制御するものであり、Ｃ
ＭＩＲＢ，ＤＥＣＢは１サイクル毎に読み出されるマイ
クロ命令を制御するものである。

本構成例の目的は、上記の如く使用法の異なる２面のＣ
ＭＩＲ及びＤＥＣ群を用意することによって処理の高速
化を計るものである。

第５図のタイムチャートを例に動作を説明すると、第１
サイクルはＣＭＩＲＢに１００番地の内容が読み出され
１サイクル制御を実行する。

第２サイクルは、ＣＭ瓜Ａに１０１番地の内容が読み出
され、以降第３サイクル、第４サイクルにわたる３サイ
クルの制御が開始される。ここでＣＭ出力をＣＭＲＡま
たはＣＭＩＲＢのいずれへセットするかの切替はＣＭＩ
ＲＡ，ＣＭＩＲＢの特定フィールドの指示により次に実
行すべきマイクロ命令が１サイクル制御か複数サイクル
制御かをＭＰＣで解読し、ィンストラクションレジスタ
のセットを制御する。またＭＰＣはＳＥＬ，ＣＭＡＲを
制御してマイクロ命令の番地更新を監視する。ＣＭＩＲ
Ａにセットされた１０１番地の内容は、メモリアクセス
等の複数サイクル制御を指示するものであるが、その特
定フイールド‘こおいて１０１番地の次に実行すべきマ
イクロ命令の番地の指定と次に実行すべきマイクロ命令
が１サイクル制御または複数サイクル制御の指定と１サ
イクル制御の場合に１０１番地のマイクロ命令が対象と
する制御範囲と次に実行すべきマイクロ命令の制御範囲
が独立しているかの指定を有し、ＭＰＣで解読して次マ
イクロ命令が１マイクロ制御でかつ制御範囲が独立の場
合第３サイクルで次マイクロ命令（ここでは１０２番地
）をＣＭＩＲＢにセットしてＣＭＩＲＡと並列に独立に
制御が行われる。以後、第４サイクルにおいても同様に
並列に制御が可能となる。

以上、上記２つの実施例のように本発明は、時系列を指
示するフィールドとタイミングを発生する回路を備え、
複数サイクルの間マイクロ命令レジスタを保持すること
によりマイク・ロ命令の効率の高い使い方及び１サイク
ル制御に制限されない複数サイクルにわたる制御を容易
に提供するものであり、また、後者の実施例に示す如く
ある程度の並列処理のマイク。

プログラム制御を可能とするものであり処理の高速化、
データ部の使用効率の向上に有効な方法である。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す図、第２図は第１図
の一部を詳細に示す回路図、第３図は第１図、第２図の
動作を説明するタイムチャート、第４図は本発明のもう
一つの実施例を示す図、第５図は第４図の動作を説明す
るタイムチャ−トである。 図中、ＣＭＩＲはインストラクションレジス夕、ＤＥＣ
Ｉ〜ＤＥＣ４，ＤＥＣＴはデコーダ、ＣＭは制御用記憶
装置、ＣＭＡＲは制御用記憶装置アドレスレジスタ、Ｓ
ＥＬは選択回路、ＡＤＣ，ＭＰＣはアドレス制御回路、
ＣＴＬは制御回路、ＭＭは主記憶装直、ＭＢＲはメモリ
バッファレジスタ、ＭＡＲはメモリアドレスレジスタ、
ＤＡはデータアドレスレジスタ、ＷＣはワードカウント
レジタ、ＦＬＡＧはＦＦ群、ＤＢはデータバッファ、Ｔ
ＥＳＴは検査回路、ＤＦＴ，ＭＥＴは検出回路である。 繁丁図多５図 多２図 第３図 多４函

Claims (1)

【特許請求の範囲】
1. １ マイクロ命令で複数マシンサイクルにわたる制御を
   可能としたマイクロプログラム制御方式であつて、複数
   マシンサイクルに渡つてタイミングを発生するタイミン
   グ発生回路を設けるとともに、複数の制御フイールドに
   より構成され各々の制御フイールドにより１マイクロ命
   令中の複数ゲートの制御指示を行う第１の制御部分と、
   複数マシンサイクルに渡る制御を指示するとともに複数
   マシンサイクルに渡る該複数の制御フイールドの時系列
   を指定する第２の制御部分を設け、該第２の制御部分に
   より複数マシンサイクルに渡る制御が指示された際には
   、複数マシンサイクルの間同一マイクロ命令を保持し、
   指定された時系列に従つて該タイミング発生回路のタイ
   ミング出力を制御して、該複数の制御フイールドを順次
   解読、実行することを特徴とするマイクロプログラム制
   御方式。