JPS60217656A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体技術さらには電気的に分離された領
域に能動素子が形成されるものに適用して特に有効な技
術に関するもので、たとえば、ＤＣＴＬ　（ダイレクト
・カップルド・トランジスタ・ロジック）やＣ３ＴＬ　
（コンプリメンタリ・シミツトキートランジスタ・ロジ
ック）などによる論理回路が形成される半導体装置に利
用して有効な技術に関するものである。

〔背景技術〕

ＤＣＴＬ　（ダイレクト−カップルド・トランジスタ・
ロジック）やＣ３ＴＬ　（コンプリメンタリ・ショット
キートランジスタ・ロジック）などによる論理回路が形
成される半導体集積回路装置では、その回路がトランジ
スタなどの能動素子だけではなく、抵抗などの受動素子
も用いられて構成される（昭和５８年４月３０日発行の
柳井大義、永田穣共著コロナ社半導体集積回路工学（２
）５８頁参照）。

この場合、抵抗などの受動素子は、能動素子とともに、
半導体装置内に形成される。

しかしながら、受動素子、特に抵抗素子を半導体装置内
に形成することは、比較的大きなレイアウト面積を必要
とするため、能動素子を形成する場合よりも困難な場合
が多い。これ故に、一般に半導体集積回路装置では、で
きるだけ能動素子だけで回路を構成することが行なわれ
ている。

しかし、半導体集積回路装置といえども、抵抗素子の使
用を皆無にすることはできず、例えば複数の能動素子を
電流駆動する場合に駆動電流が一つの能動素子に集中し
てしまう、いわゆるカレントホギングを防止するために
は、どうしても抵抗素子が必要となる。また、負荷抵抗
などは能動素子で代用されるが、この場合はその能動素
子に所定の等価インピーダンスを持たせるための制御電
流が必要となる。この制御電流は回路規模が大きくなる
に従って増大し、これによって回路の消費電力が増大す
る、といったように問題を生じさせる。

ここで、第１図は半導体装置内に形成されたＣ３ＴＬに
よる論理回路の一部を示す。

同図に示す回路では、ｎｐｎ型シヨシヨツトキー１ンジ
スタＱｌ、Ｑ２とのｐ　ＩＩ　ｐ型ラテラル・バイポー
ラトランジスタＱ３とによってＮＯＲ論理のＣ３ＴＬが
構成されている。この場合、ｐｎｐ型ラテラル・バイポ
ーラトランジスタＱ３はショットキートランジスタＱｌ
、Ｑ２の共通負荷抵抗素子として設けられたもので、シ
ョットキートランジスタＱｌ、Ｑ２の共通コレクタと電
源Ｖｃｃとの間に直列に介在させられている。そして、
そのベースは共通の制御電源ｖｂに接続され、この共通
制御電源ｖｂから一定のベース電流Ｉｂを供給すること
により、該トランジスタＱ３に所定の等価インピーダン
スをもたせるようになっている。

また、上記シミツトキートランジスタＱｌ、Ｑ２の共通
コレクタから取出される論理出力を他の複数のショット
キートランジスタＱｌｌ、Ｑ１２・・・の各ベースに分
配する場合、その出力の配分を受けるシミツトキートラ
ンジスタＱｌｌ、Ｑ１２・・・の各ベースにそれぞれカ
レントホギング用抵抗素子Ｒ１１，Ｒ１２・・・が直列
に挿入されている。

第１図に例示した半導体装置でも、上述したごとき問題
が典型的に現われてくる。すなわち、負荷抵抗の代わり
をなすラテラル・パイポートランジスタＱ３に大きな制
御電流Ｉｂを供給しなげればならないために回路の消費
電流が増大し、またカレントホギング防止用抵抗素子Ｒ
１１，Ｒ１２・・・を形成するための比較的大きなレイ
アウト面積が必要となり、これにより、特に分離領域を
必要とするために高集積密度化が難しいこの種のバイポ
ーラ型半導体県積回路装置の集積度が、さらに低下して
しまう、といったような問題が生じるということが本発
明者によって明らかとされた。

〔発明の目的〕

この発明の目的は、半導体装置内の面積を有効に活用し
て、その面積をほとんど増大させることなく抵抗素子を
形成できるようにし、これにより回路の特性２例えば消
費電力などの特性を向上させつつ集積度の向上を可能に
した半導体技術を提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、能動素子を互いに電気的に分離するためのス
ペースを利用して抵抗素子を形成することにより、半導
体装置内の面積を有効に活用して、その面積をほとんど
増大させることなく抵抗素子を形成できるようにし、こ
れにより回路の特性、例えば消費電力などの特性を向上
させつつ集積度の向上を可能にする、という目的を達成
するもの　−である。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一符号は同一あるいは相当部分を
示す。

先ず、第２図は、この発明の実施例による半導体装置の
要部における断面状態を示す。

同図に示す部分は、Ｃ３ＴＬを構成するためのショット
キートランジスタＱｌ、Ｑ１２が形成された部分であっ
てＰ−型シリコン半導体基板１０に、ｐ＋型分離領域１
２、ｎ型コレクタ領域１４、ｎ０型コレクタ集電領域１
４ｎｔＰ型ベース領域１６、およびｎ０型エミツタ領域
１８力１それぞれ選択的に拡散・形成されてＶする。こ
１＋、らの領域力１形成された基板１０上は酸化絶縁層
２０で覆わｔしている。この絶縁層２０は部分的に開孔
され、その上に蒸着アルミニウム層３０力１ノ（ターニ
ング形成されることにより、ベースＢ、エミッタＥ、コ
レクタＣの各電極の取出しおよび各電極間の西己線が行
なわれている。

さらに、上記ショットキートランジスタＱｌ。

Ｑｌ２がそれぞれ形成された領域を島状りこ分真貌して
いるＰＩ型分離領域１２の部分番；おり１て、該部分を
覆う酸化絶縁膜２０の上に抵抗体薄膜４０力１パターニ
ング形成されている。この抵抗体薄膜４０は、上記分離
領域１２の上を跨ｔ）で形成され、一方のショットキー
トランジスタＱ１のコレクタと他方のショットキートラ
ンジスタＱ１２のベースＢとの間に直列に接続されてν
）る。これにより、その抵抗体薄膜４０は、いわゆるカ
レントホギング防止用の抵抗素子Ｒ１２として機能して
Ｖする。

上記抵抗素子Ｒ１２をなす抵抗体薄膜４０番よ、具体的
には蒸着多結晶シリコン層を上記アルミニウム層３０の
上からパターニング形成することにより得られる。つま
り、アルミニウム層と多結晶シリコン層とが２層に形成
され、アルミニウム層が電極の取出しおよび配線に使わ
れ、多結晶シリコン層が抵抗素子Ｒ１２の形成に使われ
て）Ｎる。

次に、第３図は第２図に示した部分の平面レイアウト状
態を示す。

同図に示すように、ショットキートランジスタＱ１とＱ
ｌ　１．Ｑｌ　２．Ｑｌ　３との間を分離するｐ′″型
分離領域１２上に、カレントホギング防止用の抵抗素子
Ｒ１１，Ｒ１２，Ｒ１３として機能する抵抗体薄膜４０
がそれぞれパターニング形成されている。

第４図は、第３図に示した部分の回路図を示す。

同図において、符号■で示す枠部分内が第３図し；示し
た部分に相当する。

なお、この実施例では、Ｃ３ＴＬの負荷抵抗としてｐｎ
ｐ型ラテラル・バイポーラトランジスタＱ３が使用され
ている。このトランジスタＱ３はショットキートランジ
スタＱ１のコレクタと電源Ｖｃｃとの間に直列に挿入さ
れる。また、このラテラル・バイポーラトランジスタＱ
３は、そのベースが共通の制御電源ｖｂｂに接続される
ことにより、所定の等価インピータンスをもたせられる
。

さて、上述した半導体装置では、上記抵抗素子Ｒ１１，
Ｒ１２，Ｒ１３がそれぞれ、専用のスペースを使用する
ことなく、上記分離領域１２が形成されるスペースをそ
のまま利用して構成されている。つまり、上記ショット
キートランジスタＱｌ、Ｑｌ２．Ｑｌ３を互いに電気的
に分離させるために本来必要な分離スペースをそのまま
利用することにより、上記抵抗素子Ｒ１１，Ｒ１２゜Ｒ
１３が形成されている。これにより、半導体装置内の面
積を有効に活用して、その面積をほとんど増大させるこ
となく抵抗素子Ｒ１１，Ｒ１２゜Ｒ１３を形成すること
ができ、これにより回路の抵抗上での寄生容量を拡散抵
抗の場合に比べ低減させつつ集積度の向上が可能になる
。

第５図はこの発明の別の実施例を示す６上述した実施例
では、Ｃ３ＴＬの負荷抵抗が能動素子によって構成され
ていたが、ここでは、その負荷抵抗も抵抗素子Ｒ３によ
って構成している。

この抵抗素子Ｒ３は、前述したカレントホギング防止用
抵抗素子Ｒ１１，Ｒ１２，Ｒ１３と同様に、分離領域上
のスペースを利用して形成される多結晶シリコンなどの
抵抗体薄膜４０により構成される。

〔効果〕

（１）能動素子および抵抗素子を用いた回路が形成され
る半導体装置にあって、島状に分離された素子形成領域
に上記能動素子を形成するとともに、上記素子形成領域
を分離する領域を覆う絶縁膜上に抵抗体薄膜をパターン
形成し、この薄膜でもって上記抵抗素子を形成したこと
により、半導体装置内の面積を有効に活用して、その面
積をほとんど増大させることなく抵抗素子を形成でき、
これにより集積度の向上を可能にすることができる、と
いう効果が得られる。

（２）また、能動素子によって構成されていた等価イン
ピーダンスを上記抵抗素子で構成すれば、大電流域での
能動素子のｈＦＥの低下などなく集積度の向上を可能に
することができる。という効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であるということはいうまでもない。例えば、上記
抵抗体薄膜４０はタングステンやニッケルなどの金属薄
膜であってもよい。また、上記抵抗体薄膜４０は、上記
蒸着アルミニウム層３０を形成する前後のいずれにて形
成してもよい。例えば、第２図および第３図に示した実
施例では、蒸着アルミニウム層３０の上に蕪着多結晶シ
リコン層による抵抗体薄膜４０を形成していた。しかし
、これと反対に、蒸着多結晶シリコン層による抵抗体薄
＠４０を先に形成し、その上から蒸着アルミニウム層３
０を形成するようにしてもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である、Ｃ３ＴＬあるいは
ＤＣＴＬが形成される半導体装置技術に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えば、ＴＴＬあるいはＩＩＬが形成される半導体装置技
術などにも適用できる。少なくともバイポーラトランジ
スタのような電流駆動型能動素子による回路が形成され
る条件のものには適用できる。

【図面の簡単な説明】

第１図はこの発明に先立って検討された半導体装置の一
部における回路を示す図、 第２図はこの発明の実施例による半導体装置の要部にお
ける断面状態を示す図、 第３図は第２図に示し、た半導体装置の平面レイアイト
状態を示す図、 第４図は第３図に示した部分の回路を示す図、第５図は
この発明の別の実施例を示す回路図である。 １０・・・ｐ−型シリコン半導体基板、１２・・・ｐ３
型分離領域、１４・・・ｎ型コレクタ領域　、＋型コレ
クタ集電領域、１６・・・ｐ型ベース領域、１８・・・
ｎ′″型エミッタ領域、２０・・・表面酸化絶縁層。 ３０・・・蒸着アルミニウム層、４０・・・抵抗体薄膜
（蒸着多結晶シリコン層）、Ｑｌ、Ｑ２．Ｑｌ　１゜Ｑ
ｌ２．Ｑｌ３・・・ショットキートランジスタ、Ｑ３・
・・ｐｎｐ型ラテラル・バイポーラトランジスタ、Ｒ３
・・・負荷抵抗素子、Ｒ１１，Ｒ１２，Ｒ１３・・・カ
レント・ホギング防止用抵抗素子、Ｖｃｃ・・・電源、
ｖｂ・・・制御電圧、Ｉｂ・・・制御電流、Ｃ，Ｓ　Ｔ
　Ｌ・・・コンプリメンタリ・ショットキートランジス
タ・ロジック・ 第　３　図 第　４　図 第　５　図

Claims (1)

1. 【特許請求の範囲】 １、能動素子および抵抗素子を用いた回路が形成される
   半導体装置であって、島状に分離された素子形成領域に
   上記能動素子を形成するとともに、上記素子形成領域を
   分離する領域を覆う絶縁膜上に抵抗体薄膜をパターン形
   成し、この薄膜でもって上記抵抗素子を形成したことを
   特徴とする半導体装置。 ２、上記半導体装置内の回路配線がアルミニアムによっ
   て形成されるとともに、上記抵抗体薄膜が多結晶シリコ
   ンによって形成されていることを特徴とする特許請求の
   範囲第１項記載の半導体装置。