JPH0472390B2 - - Google Patents
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- JPH0472390B2 JPH0472390B2 JP2417705A JP41770590A JPH0472390B2 JP H0472390 B2 JPH0472390 B2 JP H0472390B2 JP 2417705 A JP2417705 A JP 2417705A JP 41770590 A JP41770590 A JP 41770590A JP H0472390 B2 JPH0472390 B2 JP H0472390B2
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Description
【0001】
【産業上の利用分野】 本発明はNPN型トラン
ジスタとPNP型トランジスタとを含む半導体集
積回路に関するものである。
ジスタとPNP型トランジスタとを含む半導体集
積回路に関するものである。
【0002】
【従来の技術】 図１に示す従来のPNP型トラ
ンジスタとNPN型トランジスタとを含むコンプ
リメンタリな半導体集積回路の製造方法は、P-
型基板１にPNP型トランジスタを分離するため
のＮ型埋込拡散層２を形成する工程と、NPN型
トランジスタのコレクタ低抵抗領域となるN+型
埋込拡散層３を形成する工程と、分離領域を形成
するためのP+型埋込拡散層４ａ及びPNP型トラ
ンジスタのコレクタ領域となるP+型埋込拡散層
４ｂを形成する工程と、基板１上にN-型エピタ
キシヤル層５を形成する工程と、P+型分離用拡
散層６ａ及びコレクタ引き出し用P+型拡散層６
ｂを形成する工程と、コレクタ引き出し用N+型
拡散層７を形成する工程と、ベース領域となる
P+型拡散層８ａ及びエミツタ領域となるP+型拡
散層８ｂを形成する工程と、エミツタ領域となる
N+型拡散層９ａ及びベース引き出し領域となる
N+型拡散層９ｂを形成する工程とを有する。
ンジスタとNPN型トランジスタとを含むコンプ
リメンタリな半導体集積回路の製造方法は、P-
型基板１にPNP型トランジスタを分離するため
のＮ型埋込拡散層２を形成する工程と、NPN型
トランジスタのコレクタ低抵抗領域となるN+型
埋込拡散層３を形成する工程と、分離領域を形成
するためのP+型埋込拡散層４ａ及びPNP型トラ
ンジスタのコレクタ領域となるP+型埋込拡散層
４ｂを形成する工程と、基板１上にN-型エピタ
キシヤル層５を形成する工程と、P+型分離用拡
散層６ａ及びコレクタ引き出し用P+型拡散層６
ｂを形成する工程と、コレクタ引き出し用N+型
拡散層７を形成する工程と、ベース領域となる
P+型拡散層８ａ及びエミツタ領域となるP+型拡
散層８ｂを形成する工程と、エミツタ領域となる
N+型拡散層９ａ及びベース引き出し領域となる
N+型拡散層９ｂを形成する工程とを有する。
【0003】 従つて、従来の方法では分離領域とし
てP+型埋込拡散層４ａ及びP+型拡散層６ａを設
ける工程、更にＮ型埋込拡散層２を設ける工程が
必要になる。このため、製造工程が多く、且つチ
ツプ面積が必然的に大になつた。
てP+型埋込拡散層４ａ及びP+型拡散層６ａを設
ける工程、更にＮ型埋込拡散層２を設ける工程が
必要になる。このため、製造工程が多く、且つチ
ツプ面積が必然的に大になつた。
【0004】 そこで、本発明の目的は、製造工程の
簡略化及びチツプ面積の低減が可能な半導体集積
回路を提供することにある。
簡略化及びチツプ面積の低減が可能な半導体集積
回路を提供することにある。
【0005】
【発明の構成】 上記目的を達成するための本発
明は、理解を容易にするために実施例を示す図面
の符号を参照して説明すると、Ｎ型半導体基板１
１の中に互いに離間して形成されたNPN型トラ
ンジスタのためのＰ型分離領域１２ａ及びPNP
型トランジスタのためのＰ型コレクタ領域１２ｂ
と、前記Ｐ型分離領域１２ａの中に形成されたＮ
型低抵抗コレクタ領域１３と、前記Ｐ型分離領域
１２ａと前記Ｐ型コレクタ領域１２ｂと前記Ｎ型
低抵抗コレクタ領域１３とを含む前記基板１１上
に形成された前記Ｎ型低抵抗コレクタ領域１３よ
りも高い抵抗値を有するＮ型エピタキシヤル層１
４と、前記Ｎ型エピタキシヤル層１４の表面から
前記Ｐ型分離領域１２ａに達するように不純物拡
散で形成されたＰ型環状分離領域１５ａと、前記
Ｎ型エピタキシヤル層１４の表面から前記Ｐ型コ
レクタ領域１２ｂに達するように不純物拡散で形
成され且つ前記Ｎ型エピタキシヤル層１４によつ
て前記Ｐ型環状分離領域１５ａから分離されてい
るＰ型環状コレクタ引き出し領域１５ｂと、前記
Ｎ型エピタキシヤル層１４の表面から前記Ｎ型低
抵抗コレクタ領域１３に達するか又は近づくよう
に不純物拡散で形成され且つ前記Ｎ型エピタキシ
ヤル層１４よりも高い不純物濃度を有しているＮ
型コレクタ電極形成領域１６と、前記Ｐ型環状分
離領域１５ａで囲まれた前記Ｎ型エピタキシヤル
層１４の島状領域１４ａに不純物拡散で形成され
たＰ型ベース領域１８ａと、前記Ｐ型ベース領域
１８ａの中に形成されたＮ型エミツタ領域１９
と、前記Ｐ型環状コレクタ引き出し領域１５ｂで
囲まれた前記Ｎ型エピタキシヤル層１４の島状領
域１４ｂにＮ型不純物の拡散で形成されたＮ型低
抵抗ベース領域１７と、前記Ｎ型低抵抗ベース領
域１７に隣接するように形成されたＰ型エミツタ
領域１８ｂとを備えた半導体集積回路に係わるも
のである。
明は、理解を容易にするために実施例を示す図面
の符号を参照して説明すると、Ｎ型半導体基板１
１の中に互いに離間して形成されたNPN型トラ
ンジスタのためのＰ型分離領域１２ａ及びPNP
型トランジスタのためのＰ型コレクタ領域１２ｂ
と、前記Ｐ型分離領域１２ａの中に形成されたＮ
型低抵抗コレクタ領域１３と、前記Ｐ型分離領域
１２ａと前記Ｐ型コレクタ領域１２ｂと前記Ｎ型
低抵抗コレクタ領域１３とを含む前記基板１１上
に形成された前記Ｎ型低抵抗コレクタ領域１３よ
りも高い抵抗値を有するＮ型エピタキシヤル層１
４と、前記Ｎ型エピタキシヤル層１４の表面から
前記Ｐ型分離領域１２ａに達するように不純物拡
散で形成されたＰ型環状分離領域１５ａと、前記
Ｎ型エピタキシヤル層１４の表面から前記Ｐ型コ
レクタ領域１２ｂに達するように不純物拡散で形
成され且つ前記Ｎ型エピタキシヤル層１４によつ
て前記Ｐ型環状分離領域１５ａから分離されてい
るＰ型環状コレクタ引き出し領域１５ｂと、前記
Ｎ型エピタキシヤル層１４の表面から前記Ｎ型低
抵抗コレクタ領域１３に達するか又は近づくよう
に不純物拡散で形成され且つ前記Ｎ型エピタキシ
ヤル層１４よりも高い不純物濃度を有しているＮ
型コレクタ電極形成領域１６と、前記Ｐ型環状分
離領域１５ａで囲まれた前記Ｎ型エピタキシヤル
層１４の島状領域１４ａに不純物拡散で形成され
たＰ型ベース領域１８ａと、前記Ｐ型ベース領域
１８ａの中に形成されたＮ型エミツタ領域１９
と、前記Ｐ型環状コレクタ引き出し領域１５ｂで
囲まれた前記Ｎ型エピタキシヤル層１４の島状領
域１４ｂにＮ型不純物の拡散で形成されたＮ型低
抵抗ベース領域１７と、前記Ｎ型低抵抗ベース領
域１７に隣接するように形成されたＰ型エミツタ
領域１８ｂとを備えた半導体集積回路に係わるも
のである。
【0006】
【発明の作用効果】 本発明は次の作用効果を有
する。 (1) PNP型トランジスタのコレクタ領域１２ｂ
及びコレクタ引き出し領域１５ｂがPNP型ト
ランジスタの分離領域にも使用されているの
で、分離のための特別な拡散領域を設けること
が不要になり、チツプ面積を小さくすることが
できる。 (2) PNP型トランジスタが不純物拡散で形成さ
れたＮ型低抵抗ベース領域１７を有するので、
ベース領域がエピタキシヤル層のみによる均一
ベース型トランジスタに比べて、電気的特性
（耐圧、電流増幅率、電流増幅率の電流依存性、
飽和電圧等）をベースに拡散型トランジスタで
あるNPN型トランジスタに近づけることがで
き、コンプリメンタリペアとして好都合にな
る。
する。 (1) PNP型トランジスタのコレクタ領域１２ｂ
及びコレクタ引き出し領域１５ｂがPNP型ト
ランジスタの分離領域にも使用されているの
で、分離のための特別な拡散領域を設けること
が不要になり、チツプ面積を小さくすることが
できる。 (2) PNP型トランジスタが不純物拡散で形成さ
れたＮ型低抵抗ベース領域１７を有するので、
ベース領域がエピタキシヤル層のみによる均一
ベース型トランジスタに比べて、電気的特性
（耐圧、電流増幅率、電流増幅率の電流依存性、
飽和電圧等）をベースに拡散型トランジスタで
あるNPN型トランジスタに近づけることがで
き、コンプリメンタリペアとして好都合にな
る。
【0007】
【実施例】 次に、図１〜図１１を参照して本発
明の実施例に係わる集積回路及びその製造方法に
ついて述べる。本実施例の集積回路は、図１１に
示すモータ制御回路の一部、即ち、NPN型の第
１のトランジスタＱ１とPNP型の第２のトラン
ジスタＱ２とを含む回路、又はNPN型の第３の
トランジスタＱ３とPNP型の第４のトランジス
タＱ４とを含む回路から成る。
明の実施例に係わる集積回路及びその製造方法に
ついて述べる。本実施例の集積回路は、図１１に
示すモータ制御回路の一部、即ち、NPN型の第
１のトランジスタＱ１とPNP型の第２のトラン
ジスタＱ２とを含む回路、又はNPN型の第３の
トランジスタＱ３とPNP型の第４のトランジス
タＱ４とを含む回路から成る。
【0008】 図１１の回路で要求するNPN型Siト
ランジスタとPNP型Siトランジスタとを同一の
基板に形成するために、まず、図２に示す如く、
５〜10Ω・cmの比抵抗を有するN-Si基板１１に、
シート抵抗ρs＝50Ω／□、拡散深さxj＝15μmの
P+型分離領域１２ａ及びP+コレクタ領域１２ｂ
を硼素の選択拡散法により形成する。なお、図２
〜図９では選択拡散のマスクとなるSiO2膜が
夫々省略されている。また、NPN型トランジス
タを高耐圧化する時は、まず、P+型コレクタ領
域１２ｂのためのプレデポジツト拡散を行い、次
いでP+型分離領域１２ａのためのプレデポジツ
ト拡散を行い、その後同時にドライブ拡散を行う
方法によつてP+型分離領域１２ａをρs＝500Ω／
□、xj＝10μmとし、P+型コレクタ領域１２ｂを
ρs＝500Ω／□、xj＝15μmとしてもよい。
ランジスタとPNP型Siトランジスタとを同一の
基板に形成するために、まず、図２に示す如く、
５〜10Ω・cmの比抵抗を有するN-Si基板１１に、
シート抵抗ρs＝50Ω／□、拡散深さxj＝15μmの
P+型分離領域１２ａ及びP+コレクタ領域１２ｂ
を硼素の選択拡散法により形成する。なお、図２
〜図９では選択拡散のマスクとなるSiO2膜が
夫々省略されている。また、NPN型トランジス
タを高耐圧化する時は、まず、P+型コレクタ領
域１２ｂのためのプレデポジツト拡散を行い、次
いでP+型分離領域１２ａのためのプレデポジツ
ト拡散を行い、その後同時にドライブ拡散を行う
方法によつてP+型分離領域１２ａをρs＝500Ω／
□、xj＝10μmとし、P+型コレクタ領域１２ｂを
ρs＝500Ω／□、xj＝15μmとしてもよい。
【0009】 次に、図３に示す如く、砒素（あるい
はアンチモン）を選択することによつてρs＝
15Ω／□、xj＝3μmのN+型低抵抗コレクタ領域１
３をP+型分離領域１２ａの中に形成する。
はアンチモン）を選択することによつてρs＝
15Ω／□、xj＝3μmのN+型低抵抗コレクタ領域１
３をP+型分離領域１２ａの中に形成する。
【0010】 次に、図４に示す如く、基板１１上に
燐をドープしたN-型シリコンを成長させること
によつて比抵抗１〜2Ω・cm、厚さ16μmのN-型
エピタキシヤル層１４を形成する。この時、領域
１２ａ，１２ｂ，１３は上に延びる。
燐をドープしたN-型シリコンを成長させること
によつて比抵抗１〜2Ω・cm、厚さ16μmのN-型
エピタキシヤル層１４を形成する。この時、領域
１２ａ，１２ｂ，１３は上に延びる。
【0011】 次に、図５に示す如く、硼素を選択拡
散することによつて、第１のN-型島状領域１４
ａが生じるようにP+型環状分離領域１５ａを形
成し、同時に第２のN-型島状領域１４ｂが生じ
るようにP+型コレクタ領域１５ｂを環状に形成
する。この時、領域１５ａ，１５ｂのρsは10Ω／
□であり、xjは12μmである。なお、領域１５ａ，
１５ｂは互いに独立し且つエピタキシヤル層１４
の残存領域１４ｃによつて囲まれている。また、
領域１５ａ，１５ｂはP+型分離領域１２ａとP+
型コレクタ領域１２ｂとに夫々達している。しか
し、この工程で領域１５ａ，１５ｂと領域１２
ａ，１２ｂとを接続させずに、以後の加熱工程に
おいて接続させてもよい。
散することによつて、第１のN-型島状領域１４
ａが生じるようにP+型環状分離領域１５ａを形
成し、同時に第２のN-型島状領域１４ｂが生じ
るようにP+型コレクタ領域１５ｂを環状に形成
する。この時、領域１５ａ，１５ｂのρsは10Ω／
□であり、xjは12μmである。なお、領域１５ａ，
１５ｂは互いに独立し且つエピタキシヤル層１４
の残存領域１４ｃによつて囲まれている。また、
領域１５ａ，１５ｂはP+型分離領域１２ａとP+
型コレクタ領域１２ｂとに夫々達している。しか
し、この工程で領域１５ａ，１５ｂと領域１２
ａ，１２ｂとを接続させずに、以後の加熱工程に
おいて接続させてもよい。
【0012】 次に、図６に示す如く、第１の島状領
域１４ａの中に燐の選択拡散法によつてρs＝
15Ω／□、xj＝10μmのN+型コレクタ電極形成領
域１６を環状に形成する。この実施例では、この
工程で領域１６が領域１３に達しているが、後の
加熱工程で領域１３に達するようにしてもよい。
また、NPN型トランジスタの飽和電圧があまり
問題にならないときは、最終工程においても、領
域１６から分離されていてもよい。
域１４ａの中に燐の選択拡散法によつてρs＝
15Ω／□、xj＝10μmのN+型コレクタ電極形成領
域１６を環状に形成する。この実施例では、この
工程で領域１６が領域１３に達しているが、後の
加熱工程で領域１３に達するようにしてもよい。
また、NPN型トランジスタの飽和電圧があまり
問題にならないときは、最終工程においても、領
域１６から分離されていてもよい。
【0013】 次に、図７に示す如く、第２の島状領
域１４ａに燐の選択拡散法によつてρs＝60Ω／
□、xj＝7μmのN-型島状領域１４ｂよりも低抵
抗のＮ型低抵抗ベース領域１７を形成する。 図７では領域１７と領域１２ｂとの間にN-型
島状領域１４ｂの一部が残存するように領域１７
が形成されているが、領域１７の領域１２ｂに達
するように拡散してもよい。領域１７とP+型コ
レクタ引き出し領域１５ｂとの間に、PNP型ト
ランジスタの耐圧向上のためにN-型島状領域１
４ｂの一部を残存させる。
域１４ａに燐の選択拡散法によつてρs＝60Ω／
□、xj＝7μmのN-型島状領域１４ｂよりも低抵
抗のＮ型低抵抗ベース領域１７を形成する。 図７では領域１７と領域１２ｂとの間にN-型
島状領域１４ｂの一部が残存するように領域１７
が形成されているが、領域１７の領域１２ｂに達
するように拡散してもよい。領域１７とP+型コ
レクタ引き出し領域１５ｂとの間に、PNP型ト
ランジスタの耐圧向上のためにN-型島状領域１
４ｂの一部を残存させる。
【0014】 次に、図８に示す如く、硼素の選択拡
散法によつて、ρs＝30Ω／□、xj＝4μmのP+型ベ
ース領域１８ａ及びP+型エミツタ領域１８ｂを
同時に形成する。この際、一方の領域１８ａは
N-型の第１島状領域１４ａのほぼ中央に形成す
るが、他方の領域１８ｂはＮ型低抵抗ベース領域
１７の右側に片寄つた形状に形成する。領域１８
ｂと領域１７との関係を更に詳しく説明する。
P+型エミツタ領域１８ｂの右側面とＮ型低抵抗
ベース領域１７の右側面とが重なるように、領域
１８ｂを形成する。このように、領域１８ｂを片
寄つた状態に形成すると、チツプ面積を減少させ
ることが出来る。実施例では、領域１８ｂの右側
面と領域１７の右側面とがほぼ重なつているが、
領域１８ｂの右側面と領域１４ｂとの間に領域１
７の一部が少し露出する場合におてもチツプ面積
の低減の効果が得られる。この場合には、領域１
７の露出面の距離が領域１８ｂの下部領域１７の
厚さＬよりも小であることが望ましい。また、実
施例のように領域１７，１８ｂの右側面が重なる
場合には、領域１８ｂの深さxjの2/3以下の深さ
で領域１８ｂの拡散層と領域１７の拡散層とが交
差するように選択することが望ましい。上述の如
く、領域１８ｂを領域１７の中に片寄つた状態に
配置しても、領域１７，１８ｂをN-型領域１４
ｂが囲んでいるので、PNP型トランジスタを得
ることが出来る。
散法によつて、ρs＝30Ω／□、xj＝4μmのP+型ベ
ース領域１８ａ及びP+型エミツタ領域１８ｂを
同時に形成する。この際、一方の領域１８ａは
N-型の第１島状領域１４ａのほぼ中央に形成す
るが、他方の領域１８ｂはＮ型低抵抗ベース領域
１７の右側に片寄つた形状に形成する。領域１８
ｂと領域１７との関係を更に詳しく説明する。
P+型エミツタ領域１８ｂの右側面とＮ型低抵抗
ベース領域１７の右側面とが重なるように、領域
１８ｂを形成する。このように、領域１８ｂを片
寄つた状態に形成すると、チツプ面積を減少させ
ることが出来る。実施例では、領域１８ｂの右側
面と領域１７の右側面とがほぼ重なつているが、
領域１８ｂの右側面と領域１４ｂとの間に領域１
７の一部が少し露出する場合におてもチツプ面積
の低減の効果が得られる。この場合には、領域１
７の露出面の距離が領域１８ｂの下部領域１７の
厚さＬよりも小であることが望ましい。また、実
施例のように領域１７，１８ｂの右側面が重なる
場合には、領域１８ｂの深さxjの2/3以下の深さ
で領域１８ｂの拡散層と領域１７の拡散層とが交
差するように選択することが望ましい。上述の如
く、領域１８ｂを領域１７の中に片寄つた状態に
配置しても、領域１７，１８ｂをN-型領域１４
ｂが囲んでいるので、PNP型トランジスタを得
ることが出来る。
【0015】 次に、図９に示す如く、燐の選択拡散
によつてρs＝5Ω／□、xj＝2μmN+型エミツタ領
域１９をP+型ベース領域１８ａの中に形成する。
なお、この工程で領域１７にN+型のベース電極
接続領域を同時に形成している。
によつてρs＝5Ω／□、xj＝2μmN+型エミツタ領
域１９をP+型ベース領域１８ａの中に形成する。
なお、この工程で領域１７にN+型のベース電極
接続領域を同時に形成している。
【0016】 次に、図１０に示す如く、アルミニウ
ムの蒸着によつて、NPN型トランジスタのコレ
クタ電極２０ａ、ベース電極２１ａ、及びエミツ
タ電極２２ａを形成すると共にPNP型トランジ
スタのコレクタ電極２０ｂ、及びエミツタ電極２
２ｂを形成し、更にN-型エピタキシヤル層１４
の残存領域１４ａに電源電圧＋Vcc（最高電圧）
を印加する電極２３を形成し、更にP+型分離領
域１２ａ，１５ａをグランド（最低電源ライン）
に接続するための電極２４を形成する。なお、図
１０の２５はSiO2膜である。また、図示されて
いない領域の半導体素子も、図示のトランジスタ
と同様に形成する。
ムの蒸着によつて、NPN型トランジスタのコレ
クタ電極２０ａ、ベース電極２１ａ、及びエミツ
タ電極２２ａを形成すると共にPNP型トランジ
スタのコレクタ電極２０ｂ、及びエミツタ電極２
２ｂを形成し、更にN-型エピタキシヤル層１４
の残存領域１４ａに電源電圧＋Vcc（最高電圧）
を印加する電極２３を形成し、更にP+型分離領
域１２ａ，１５ａをグランド（最低電源ライン）
に接続するための電極２４を形成する。なお、図
１０の２５はSiO2膜である。また、図示されて
いない領域の半導体素子も、図示のトランジスタ
と同様に形成する。
【0017】 本実施例の集積回路には次の作用効果
がある。 (A) N-型エピタキシヤル層１４の残存領域１４
ｃにP+型コレクタ領域１２ｂよりも高い電圧
（＋Vcc）を加えることによつて、領域１１，
１４ｃと領域１２ｂ，１５ｂとの間が逆バイア
ス状態となり、PNP型トランジスタの分離が
達成される。従つて、分離領域を形成するため
の特別な工程を設けないで、分離が達成され
る。即ち、図１に示す従来の集積回路の領域２
を設ける工程が不要になる。この結果、製造工
程が１工程分簡略化される。 (B) 図１の領域２、及び領域４ａ，６Ａのうち右
側の部分に相当する部分が不要になるので、分
離のための面積が減少し、チツプ面積の低減が
可能になる。 (C) 領域１７の中に領域１８ｂを片寄つて配置す
ることにより、領域１７の面積を低減させるこ
とが可能になり、チツプ面積を低減することが
出来る。 (D) 領域１４ｂの中に低抵抗ベース領域１７ｂを
設けるので、ベース拡散型トランジスタに近い
構造あるいはベース拡散型トランジスタとする
ことが可能になり、耐圧、電流増幅率、電流増
幅率の電流依存性、飽和電圧等の電気的特性
を、左側のベース拡散型のNPNトランジスタ
に近づけることが可能になる。従つて、図１１
に示す回路を構成する際には好都合になる。
がある。 (A) N-型エピタキシヤル層１４の残存領域１４
ｃにP+型コレクタ領域１２ｂよりも高い電圧
（＋Vcc）を加えることによつて、領域１１，
１４ｃと領域１２ｂ，１５ｂとの間が逆バイア
ス状態となり、PNP型トランジスタの分離が
達成される。従つて、分離領域を形成するため
の特別な工程を設けないで、分離が達成され
る。即ち、図１に示す従来の集積回路の領域２
を設ける工程が不要になる。この結果、製造工
程が１工程分簡略化される。 (B) 図１の領域２、及び領域４ａ，６Ａのうち右
側の部分に相当する部分が不要になるので、分
離のための面積が減少し、チツプ面積の低減が
可能になる。 (C) 領域１７の中に領域１８ｂを片寄つて配置す
ることにより、領域１７の面積を低減させるこ
とが可能になり、チツプ面積を低減することが
出来る。 (D) 領域１４ｂの中に低抵抗ベース領域１７ｂを
設けるので、ベース拡散型トランジスタに近い
構造あるいはベース拡散型トランジスタとする
ことが可能になり、耐圧、電流増幅率、電流増
幅率の電流依存性、飽和電圧等の電気的特性
を、左側のベース拡散型のNPNトランジスタ
に近づけることが可能になる。従つて、図１１
に示す回路を構成する際には好都合になる。
【図１】従来の集積回路の断面図である。
【図２】本発明の実施例の第１の工程を示す断面
図である。
図である。
【図３】第２の工程を示す断面図である。
【図４】第３の工程を示す断面図である。
【図５】第４の工程を示す断面図である。
【図６】第５の工程を示す断面図である。
【図７】第６の工程を示す断面図である。
【図８】第７の工程を示す断面図である。
【図９】第８の工程を示す断面図である。
【図１０】完成した集積回路を示す断面図であ
る。
る。
【図１１】集積回路を使用したモータ制御回路を
示す回路図である。
示す回路図である。
１１ 基板
１２ａ P+型分離領域
１２ｂ P+型コレクタ領域
１３ N+型低抵抗コレクタ。
Claims (1)
- 【請求項１】 Ｎ型半導体基板１１の中に互いに
離間して形成されたNPN型トランジスタのため
のＰ型分離領域１２ａ及びPNP型トランジスタ
のためのＰ型コレクタ領域１２ｂと、 前記Ｐ型分離領域１２ａの中に形成されたＮ型
低抵抗コレクタ領域１３と、 前記Ｐ型分離領域１２ａと前記Ｐ型コレクタ領
域１２ｂと前記Ｎ型低抵抗コレクタ領域１３とを
含む前記基板１１上に形成された前記Ｎ型低抵抗
コレクタ領域１３よりも高い抵抗値を有するＮ型
エピタキシヤル層１４と、 前記Ｎ型エピタキシヤル層１４の表面から前記
Ｐ型分離領域１２ａに達するように不純物拡散で
形成されたＰ型環状分離領域１５ａと、 前記Ｎ型エピタキシヤル層１４の表面から前記
Ｐ型コレクタ領域１２ｂに達するように不純物拡
散で形成され且つ前記Ｎ型エピタキシヤル層１４
によつて前記Ｐ型環状分離領域１５ａから分離さ
れているＰ型環状コレクタ引き出し領域１５ｂ
と、 前記Ｎ型エピタキシヤル層１４の表面から前記
Ｎ型低抵抗コレクタ領域１３に達するか又は近づ
くように不純物拡散で形成され且つ前記Ｎ型エピ
タキシヤル層１４よりも高い不純物濃度を有して
いるＮ型コレクタ電極形成領域１６と、 前記Ｐ型環状分離領域１５ａで囲まれた前記Ｎ
型エピタキシヤル層１４の島状領域１４ａに不純
物拡散で形成されたＰ型ベース領域１８ａと、前
記Ｐ型ベース領域１８ａの中に形成されたＮ型エ
ミツタ領域１９と、前記Ｐ型環状コレクタ引き出
し領域１５ｂで囲まれた前記Ｎ型エピタキシヤル
層１４の島状領域１４ｂにＮ型不純物の拡散で形
成されたＮ型低抵抗ベース領域１７と、 前記Ｎ型低抵抗ベース領域１７に隣接するよう
に形成されたＰ型エミツタ領域１８ｂとを備えた
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417705A JPH03245562A (ja) | 1983-04-19 | 1990-12-14 | 半導体集積回路 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068534A JPS59194465A (ja) | 1983-04-19 | 1983-04-19 | 半導体集積回路の製造方法 |
| JP2417705A JPH03245562A (ja) | 1983-04-19 | 1990-12-14 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068534A Division JPS59194465A (ja) | 1983-04-19 | 1983-04-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03245562A JPH03245562A (ja) | 1991-11-01 |
| JPH0472390B2 true JPH0472390B2 (ja) | 1992-11-18 |
Family
ID=26409753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417705A Granted JPH03245562A (ja) | 1983-04-19 | 1990-12-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03245562A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19906384A1 (de) * | 1999-02-16 | 2000-08-24 | Siemens Ag | IGBT mit PN-Isolation |
-
1990
- 1990-12-14 JP JP2417705A patent/JPH03245562A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03245562A (ja) | 1991-11-01 |
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