JPS60219698A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、ゲート絶縁膜中に浮遊ゲート電極を有するＭ
Ｏ８型不揮発性メモリトランジスタを用いた、不揮発性
半導体記憶装置に関する。

（従来技杯り 現在、ゲート絶縁膜中に浮遊ゲートを有し、チャネル電
子注入によって情報の書込みを行うＭＯ’Ｓ型不揮型性
揮発性メモリトランジスタ、メモリトランジスタという
。）をメモリセルとする不揮発性半導体記憶装置が、一
般的に使用されている。

上記ノチャネル電子注入型のメモ替トランジスタベの書
込みは、ゲート及びドレインに書込み用電圧を印加し、
チャネルを導通状態にし、チャネル中の電子を加速し高
エネルギー化して浮遊ゲートに注入することによって行
う。このような書込みによるメモリトランジスタのしき
い値電圧の上昇は、原理的に、書込み時にゲートに印加
される電圧よりも高くなることはない。従って、書込ま
れた情報を読出すためには、書込み時のゲート電圧より
も低い電圧をゲートに印加して、メモリトランジスタの
導通、非導通を判別する。

このために、従来の不揮発性半導体記憶装置においては
、読出しと、書込み動作を行うのに、読出し用の電源と
、それよりも高電圧の書込み用電源の少なくとも２種類
の電源を必要としていた。

現在、はとんどのシステムが５■単一電源で動作してい
る中で、不揮発性半導体記憶装置だけが、５■以外のよ
り高電圧を必要とするのは、システム全体の小型化及び
経済性の面からも不都合であるという欠点がある。

（発明の目的） 本発明の目的は、上記欠点を除去することにより、抗出
し及び書込みの両動作を単一電源で行うことが可能な、
不揮発性半導体記憶装置を提供することである。又、特
に、通常のシステム中で使用されている５■単一電源で
書込み・読出しともに可能な不揮発性半導体装置を提供
することである。

（発明の構成） 本発明の不揮発性半導体記憶装置は、ゲート絶縁膜中に
浮遊ゲート電極を有するＭＯ８型不揮発性メモリトラン
ジスタと、装置外部から供給烙れる電の電圧以上の電圧
を作り出すだめの昇圧手段とを同−半導体基体上に有し
、前記メモＩＪ　）ランジスタのドレイン電極には前記
電源電圧か又はそれ以下の電圧を印加し、同時に前記メ
モリトランジスタのゲート電極には前記昇圧手段によっ
て作り出された前記電源電圧以上の昇圧電圧を印加する
ことによって情報を書込むように構成されたことからな
っている。

（実施例） 以下、本発明の実施例について図面を参照して説明する
。なか、ここでは特に、単一５Ｖ電源で癲込み・読出し
可能な実施例について説明する。

第１図は本発明の一実施例の要部を示すブロック図で、
書込み時の回路構成を示す。なおメモリｉ・ランンスタ
は実際には複数個であるが図では１個で代表して表わし
である。

本実施例は、ゲート絶縁膜中に浮遊ゲート電極ＦＧを有
するＭＯ８型不揮発性メモリトランジスタ１と、装置外
部から電源端子３に供給される電源電圧ＶＤＤ以上の電
圧を作り出すための昇圧回路２とを同−半導体基体上に
有し、メモリトランジスタ１のドレイン電極りには電源
電圧ｖＤＤの電圧を印加し、同時にメモリトランジスタ
１のゲート電極Ｇには昇圧回路２によって作り出された
電源電圧ＶＤＤ以上の昇圧電圧ＶＰを印加することによ
って情報を書込むように構成されたことからなっている
。なお、メモリトランジスタ１のソース電極Ｓは電源ｖ
８Ｓ（ここでは接地）に接続される。

本実施例で用いられるメモリトランジスタ１としては、
ゲート酸化膜厚、ゲート長、ゲート幅及びゲート下チャ
ネル領域のシリコン基体表面濃度などを適当に選ぶこと
により、ドレイン電圧５■以下で１”込み可能なメモリ
トランジスタを実現する必要がある。前記諸パラメータ
の値は、ドレイ／電圧５■以下で書込み可能であれば、
どのような値でも不都合は生じない。本実施例において
は、ゲート酸化膜厚２５０人、ゲート長０．８μｍ１ゲ
一ト幅２．６μｍ及びチャネル領域のシリコン基体表面
濃度約１０”ｃｍ　”とすることにより、第２図に示す
ような書込み特性を得た。このメモリトランジスタ１で
不揮発性半導体記憶装置を構成することにより、書込み
時、通常の書込み時間でもって、ドレイン電極に印加す
る電圧は、５Ｖ電源電圧で必要十分となる。

第３図は第１図の昇圧回路２の詳細を示す回路図、第４
図はその動作タイミングチャートである。

この昇圧回路２は、いわゆるスイッチトキャバシタ回路
を利用しており、本昇圧回路２の原理は、並列に電源電
圧で充電された複数個の容量を、直列に継ぎ直すことに
より高電圧を得るというものである。この様なチャージ
蓄積型の昇圧回路は、パワーが取れないという問題があ
るが、ＭＯ８型不揮発性メモリトランジスタでは、ゲー
トの駆動にはパワー消費の必要がないので使用すること
が＋きる。

次に、この昇圧回路２の動作について説明する。

第２図の回路に、第３図に示した様な、クロック信号φ
１．φ２を入力することにより１周期Ｔ１ではＰチャネ
ル型ＭＯ８）ランジスタ’ｒｒｐ１〜ＴｒＰｎがオフ状
態、Ｎチャネル型ＭＯＳトランジスタＴｒＮ、　〜Ｔｒ
Ｎｎ　、　ＴｒＮ　ｎ＋１〜ＴｒＮｔｎがオン状態とな
り、容量Ｃ１〜Ｃｎは並列接続となり、電源電圧ＶＤＤ
により充電される。周期Ｔ２では、逆にＰチャネル型Ｍ
Ｏ８）ランジスタＴ　ｒ　Ｐ□〜Ｔ　ｒ　Ｐ　ｒｓはオ
ン状ｔｌ、Ｎチャネル型ＭＯ８）ランジスタＴ　ｒ　Ｎ
Ｉ〜Ｔ　ｒ　Ｎ　ｎ　、　Ｔ　ｒ　Ｎ　ｎ　＋−１〜Ｔ
　ｒ　Ｎ　ｘ　ｎはオフ状態となり、容量Ｃ□〜Ｃｎは
直列接続となり、周期Ｔ□で充電された電荷の放電を行
う。ｎ個の容量を用いたとき寄生容量を無視すれば、最
大ｎ　（’ＶＤＤ　−ＶＴ、）−Ｖ、の昇圧電圧■Ｐを
発生させることができる。

（ここで、■ＴｌはＮチャネル型ＭＯＳトランジスタＴ
ｒＮ１〜ＴｒＮｎ　、　ＴｒＮｎ＋ｉ　〜ＴｒＮ＊ｎの
しきい値電圧１■ＴｌはＮチャネル型トランジスタＴ　
ｒ　Ｎ　＠のしきい値電圧である。）本実施例において
は１回路中の容量を１０　ＰＦとしｎ＝５．すなわち５
段の昇圧によって、５■の電源電圧から約１２Ｖの高電
圧を得ることができた。

この昇圧回路２によって作られた１２Ｖの昇圧電圧ｖＰ
を第１図のメモリトランジスタｌのゲート電極Ｇに印加
することによって、単一５■電源で書込み動作可能な不
揮発性半導体記憶装置を得ることができた。

以上、一実施例にもとづいて、本発明を説明したが、本
発明がこれに限定されるものではないことは明らかであ
る。例えば、実施例に示しであるスイッチトキャパシタ
昇圧回路は、昇圧手段の−Ｗであり、本発明は昇圧回路
の構成方法によらない。又１回路を０ＭＯ８構成とした
が、Ｎチャネル型あるいは、Ｐチャネル型の片方のみの
ＭＯ８トランジスタの構成とすることも可能である。

（発明の効果） 以上、詳細説明したとおり、本発明の不揮発性半導体記
憶装置は、メモリトランジスタと同一半導体基体に形成
された外圧回路を有し、この昇圧するよう構成されてい
るので、従来のように特別に高電圧の書込み用電源を必
要とせず、単一電源電圧を用いてデータの書込み・読出
しが行えるという効果を有している。しかも５■の単一
電源でも動作可能でありほとんどの半導体システムが５
Ｖの単一電源電圧を用いている現状においてその効果は
大である。

【図面の簡単な説明】

図はその動作タイミングチャートである。 １・・・・・・不揮発性半導体メモリトランジスタ、２
・・・・・・昇圧回路、３・・・・・・電源端子ｓ　Ｃ
Ｏｔ　Ｃ１〜Ｃｎ・・・・・・容量、Ｔｒ　Ｐ　ｓ〜Ｔ
　ｒ　Ｐ　ｎ・・・・・・Ｐチャネル型ＭＯＳトランジ
スタ、ＴｒＮｏ　、　ＴｒＮ、〜ＴｒＮｎ　、　ＴｒＮ
ｎ＋ｓ〜Ｔ　ｒ　Ｎ　ｚ　ｎ・・・・・・Ｎチャネル型
ＭＯＳトランジスタ。 ■ＤＤ、■ｓ８・・・・・・電源電圧、■２・・・・・
・昇圧電圧。 φ１．φ２・・・・・・クロック信号。 代理人　弁理士　内　原　晋 茅１頂 零匹椅閘（ｓｅＣＪ 卒２回

Claims (2)

【特許請求の範囲】
1. （１）　ゲート絶縁膜中に浮遊ゲート電極を有するＭＯ
   ８型不揮発性メモリトランジスタと、装置外部から供給
   される電源電圧以上の電圧を作り出すための昇圧手段と
   を同一半導体基体上に有し、前記メモリトランジスタの
   ドレインｔａには前記電源電圧か又はそれ以下の電圧を
   印加し、同時に前記メモリトランジスタのゲート電極に
   は前記昇圧手段によって作り出された前記電源電圧以上
   の昇圧電圧を印加することによって情報を書込むように
   構成されたことを特徴とする不揮発性半導体記憶装置。
2. （２）外部から供給される電源電圧が５■単一であると
   ころの特許請求の範囲第（ｌ・）項記載の不揮発性半導
   体記憶装置。