JPS60219835A - フレ−ム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は複数の低速度回線からのデータ信号を１本の高
速度のデータ信号に多重化し、逆に１本の高速度のデー
タ信号を複数の低速度回線のデータ信号に分離する多重
変換装置において、１本の高速度のデータ信号を複数の
低速度回線のデータ信号に分離する課程で、各低速度回
線識別の為に高速度のデータ信号中に含まれているフレ
ーム同期用の信号を抽出し、その抽出された信号が正し
いフレーム同期信号か判定し、その判定結果をカウント
しフレーム同期が確立したか逆にフレーム同期が外れた
かを判定するフレーム同期回路に関する。

〔従来技術〕

従来、この種のフレーム同期回路は、フレーム同期が確
立していない状態における高速度のデータ信号の中から
フレーム同期信号を抽出し、その抽出された信号が正し
いフレーム同期信号かどうか判定し、もしその抽出され
た信号が正しいフレーム同期信号でない時には直ちに高
速度のデータ信号から又新たなフレーム同期信号を抽出
し、そして判定する作業を行なうが、この作業をマイク
ロ・ゾロセッサを使用して行なったのでは処理時間が長
くかかシネ適当な為、すべて布線論理で構成されていた
。

しかしながら、従来のフレーム同期回路は、すべて布線
論理で構成されているので、一度回路が完成してしまう
と変動が容易でない為に汎用性。

冗長性に欠け、又回路規模が大きくなシ高価格になると
いう欠点を有していた。

〔発明の目的〕

本発明の目的は、上記従来の欠点を解決し、汎用性、冗
長性があり、小形で低価格のフレーム同期回路を提供す
ることにある。

〔発明の構成〕

本発明によるフレーム同期回路は、複数の低速度回線の
データ信号を多重化した高速度のデータ信号から各低速
度回線を識別する為に、高速度のデータ信号中のフレー
ム同期信号の位置を示す信号を発生するフレーム同期信
号Ｉノシ、ン・千ルス発生回路と、そのフレーム同期信
号ポジションノ４ルス発生回路からの信号によシ高速度
のデータ信号からフレーム同期信号を抽出するフレーム
同期信号抽出回路と、このフレーム同期信号抽出回路で
抽出された信号が正しいフレーム同期信号かどうかを判
定する判定回路と、この判定回路からの出力をカウント
し、その値が第１の閾値を越えた時はフレーム同期が確
立したと判断し、逆に第２の閾値を越えた時はフレーム
同期が外れたと判断するカウンタ回路とを有するフレー
ム同期回路に。

フレーム同期が確立していない時に前記フレーム同期信
号ポジションパルス発生回路を高速度のデータ信号中か
らフレーム同期信号が検出されるまでは予め定められた
状態にストップさせておきフレーム同期信号が検出され
た時に強制的にスタートさせ、高速度のデータ信号から
抽出された信号が正しいフレーム同期信号でない時には
再び前記フレーム同期信号ポジションパルス発生回路ヲ
前記予め定められた状態にストップさせる回路を追加し
、それによシ前記判定回路と前記カウンタ回路とを１つ
のマイクロ・プロセッサで構成した事を特徴とする。

〔実施例〕

以下１本発明の実施例を図面を参照して詳細に説明する
。

第１図は本発明によるフレーム同期回路の一実施例の構
成を示したブロック図である。入力端子１から入力する
シリアルのデータ信号ＳＤは、シリアル／・母うレル変
換回路３でシリアルデータから検出するフレーム同期信
号の数だけのパラレルデータ信号ＰＤに変換され、この
パラレルデータ信号ＰＤはフレーム同期信号抽出回路４
とフレーム同期信号検出回路５に送られる。又、入力端
子２から入力された入力データ信号ＳＤにビット同期し
たクロック信号ＣＰは、シリアル／ノぐラレル変換回路
３とフレーム同期信号ポジションパルス発生回路６に送
られる。

第２図は本発明の動作原理を示す為に、第１図のフレー
ム同期回路が同期状態にある場合の動作波形の一例を示
したタイムチャートでアシ、図中Ｆ１　、Ｆ２はフレー
ム同期信号ｒ　ＤＩ−Ｄ４は各低速度回路のデータ信号
を示す。次に、第１図及び第２図を参照して２フレ一ム
同期回路が同期状態に、ｂる時の動作について説明する
。

フレーム同期回路が同期状態にある時には、フレーム同
期信号検出回路５は後述するＣＰＵ回路８の出力ＦＯに
より、インヒビットされておシ、フレーム同期信号Ｉジ
ションパルス発生回路６は・ぐラレルデータ信号に変換
された入力データ信号ＰＤ中のフレーム同期信号の位置
を示すパルス信号ＰＰを、第２図に示す如く２周期的に
発生し。

そのパルス信号ＰＰはオア回路７を通ってフレーム同期
信号抽出回路４とマイクロ・グロセッサ（１チップ−マ
イコン）等で構成されるＣＰｔＪ回路８に送られる。フ
レーム同期信号抽出回路４は。

このノクルス信号ＰＰを利用して、ノヤラレルデータ信
号に変換された入力データ信号ＰＤから、第２図に示さ
れる如く、フレーム同期信号Ｆ、、Ｆ２のみをラッチし
て、抽出信号ＦＳをＣＰＵ回路８に送る。ＣＰＵ回路８
はオア回路７を介して供給される・ぐルス信号ＰＰを受
信すると、第４図のフローチャー）Ｋ示す様な動作をし
、フレーム同期信号抽出回路４から送られて来た信号Ｆ
Ｓが正しいフレーム同期信号であるか否かを判定し、そ
してその判定結果をカウントし、同期状態にあるのか又
は同期外れ状態にあるのかを示す信号ＦＯを出力端子９
から出力する。

第３図は本発明の動作原理を示す為に、第１図のフレー
ム同期回路が同期外れ状態にちる場合の動作波形の一例
を示したタイムチャートである。

次に、第１図及び第３図を参照して、フレーム同期回路
が同期外れ状態にある時の動作について説明する。

本フレーム同期回路が同期状態から同期外れ状態になる
と、　ＣＰＵ回路８はその出力信号ＦＯを同期外れ状態
である事を示す信号として、出力端子９とフレーム同期
信号検出回路５に送る。フレーム同期信号検出回路５は
、この信号ＦＯによシインヒピット状態から解除される
。又、　ＣＰＵ回路８は。

させる為の信号ＣＦ２　（ハイレベル）からなる信号Ｃ
Ｆを第１のう、子回路１０にそしてフレーム同期信号Ｉ
ジションノ４ルス発生回路６を予め定められた状態でス
トラグさせる為の信号ＳＴ（ロウレベル）を第２のラッ
チ回路１１に送る。これらのされる信号ＬＴによシラッ
チされ、それぞれフレーム同期信号検出回路５及びフレ
ーム同期信号ポジション・やルス発生回路６に送られる
。フレーム同期信号Ｉノションノｆルス発生回路６は、
この信号ＳＴ（ロウレベル）によシ、予め定められた状
態でストラグする。

フレーム同期信号検出回路５は、比較用のフレーム同期
信号ＣＦｌ　と・母うレルデータ信号に変換された入力
データ信号ＰＤとを比較し、もし一致すると、第３図に
示されるような、一致パルスＡＰを、う、子回路１０及
び１１に送ると共Ｋ。

オア回路７を介してフレーム同期信号抽出回路４とＣＰ
Ｕ回路８に送る。

第１のラッチ回路１０はフレーム同期検出回路５からの
一致ノやルスＡＰによシフリアされ、それＫよシ比較用
のフレーム同期信号ＣＦ、を送出しないと共に、信号Ｃ
Ｆ、をロウレベルにし、それによυフレーム同期信号検
出回路５からは一致パルスＡＰが出力されなくなる。又
、フレーム同期信号ポジション／’Ｐルス発生回路６は
、第２のラッチ回路１１が一致／４’ルスＡＰによシフ
リアされ。

その出力信号ＳＴをハイレベルとするので、予め定めら
れた状態から動き出し、第３図に示される如く２周期的
にフレーム同期信号の位置を示すノクルス信号ＰＰを出
力する。そして、　ＣＰＵ回路８は。

オア回路７を通して供給される・９尤ス信号ＡＰ又はＰ
Ｐを受信すると、第４図のフローチャートに示す動作を
行なう。なお、クロック発生器１２はＣＰＵ回路８が動
作する為に必要なりロックをＣＰＵ回路８に供給する。

〔発明の効果〕

以上の説明で明らかなように２本発明によれば。

従来のフレーム同期回路に、フレーム同期が確立してい
ない時に高速度のデータ信号の中からフレーム同期信号
を抽出する為の信号を発生する回路を高速度のデータ信
号の中からフレーム同期信号が検出されるまで予め定め
られた状態にストップさせておきフレーム同期信号が検
出された時に強制的にスタートさせ、高速度のデータ信
号から抽出された信号が正しいフレーム同期信号でない
時には再び高速度のデータ信号からフレーム同期信号を
抽出する為の信号を発生する回路を予め定められた状態
にストップさせる回路を追加する事によシ、フレーム同
期信号抽出回路で抽出された信号が正しいフレーム同期
信号かどうかを判定する判定回路及び判定回路の出力を
カウントしその結果が第１の閾値を越えた時はフレーム
同期が確立したと、逆に第２の閾値を越えた時はフレー
ム同期が外れたと判断するカウンタ回路を１つのマイク
ロ・プロセッサで構成する事ができ、汎用性。

冗長性があり小形で低価格のフレーム同期回路を提供す
ることができる効果がある。

以下余白

【図面の簡単な説明】

第１図は本発明によるフレーム同期回路の一実施例の構
成を示したブロック図、第２図は第１図のフレーム同期
回路が同期状態にある場合の動作波形の一例を示したタ
イムチャート、第３図は第１図のフレーム同期回路が同
期外れ状態にある場合の動作波形の一例を示したタイム
チャート、第４図は第１図に示したＣＰＵ回路の動作の
一例を示すフローチャートである。 １・・・入力データ信号の入力端子、２・・・りＯ，／
り信号の入力端子、３・・・シリアル／ノ９ラレル変換
回路、４・・・フレーム同期信号抽出回路、５・・・フ
レーム同期信号検出回路、６・・・フレーム同期信号ポ
ノンヨンノクルス発生回路、７・・・オア回路、８・・
・ＣＰＵ回路、９・・・出力端子、１０．１１・・・ラ
ッチ回路。 １２・・・クロック発振器。 °１ 第２図 Ｆ″

Claims (1)

【特許請求の範囲】
1. １、複数の低速度のデータ信号を１本の高速度のデータ
   信号に多重化し、逆に１本の高速度のデーター信号を複
   数の低速度のデータ信号に分離する多重変換装置におけ
   る。１本の高速度のデータ信号から複数の低速度のデー
   タ信号に分離する課程で使用されるフレーム同期回路で
   あって、前記高速度のデータの信号中のフレーム同期信
   号の位置を示す信号を発生するフレーム同期信号ポジシ
   ョンパルス発生回路と、該フレーム同期信号ポジション
   パルス発生回路からの信号によシ前記高速度のデータ信
   号からフレーム同期信号を抽出するフレーム同期信号抽
   出回路と、該フレーム同期信号抽出回路で抽出された信
   号が正しいフレーム同期信号かどうかを判定する判定回
   路と、該判定回路からの出力をカウントし逢の値が第１
   の閾値を越えた時はフレーム同期が確立したと判断し、
   逆に第２の閾値を越えた時はフレーム同期が外れたと判
   断するカウンタ回路とを有するフレーム同期回路に、フ
   レーム同期が確立していない時に前記フレーム同期信号
   ポジションｉ４ルス発生回路を前記高速度のデータ信号
   中からフレーム同期信号が検出されるまでは予め定めら
   れた状態にストップさせておきフレーム同期信号が検出
   された時に強制的にスタートさせ、前記高速度のデータ
   信号から抽出された信号が正しいフレーム同期信号でな
   い時には再び前記フレーム同期信号ポジシ、ｌｌ／パル
   ス発生回路を前記予め定められた状態にストップさせる
   回路を追加し、前記判定回路と前記カウンタ回路とを１
   つのマイクロ・プロセッサで構成した事を特徴とするフ
   レーム同期回路。