JPS60220963A - 電界効果型集積構造体の形成方法 - Google Patents

電界効果型集積構造体の形成方法

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JPS60220963A
JPS60220963A JP60006049A JP604985A JPS60220963A JP S60220963 A JPS60220963 A JP S60220963A JP 60006049 A JP60006049 A JP 60006049A JP 604985 A JP604985 A JP 604985A JP S60220963 A JPS60220963 A JP S60220963A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、高密度で非常Ｃコ小さい電界効果型集積構造
体を形成する方法に関する。特に、多結晶シリコンより
成る２つの電極層間に狭い垂直な絶縁領域を形成するこ
とに関する。
［開示の概要］ 本発明は、電界効果型のメモリ及び論理装置並びに電荷
結合装置のような電界効果型集積構造体を形成する方法
において、垂直内方の食刻が優先的な異方性のドライ食
刻で上面に絶縁層を有するゲート電極のような電極の側
面全体に、他の絶縁層を残すように形成することにより
、非常に近接した電極間の横方向絶縁分離がリソグラフ
ィ技術によらずにできるようにして、電界効果型集積構
造体の高集積化及び多層配線化を達成したものである。
［従来の技術］ 過去１０年の間にシリコン集積回路の複雑さは非常に増
加してきた。マイクロプロセッサ及びミニコンピユータ
の適用が進むにつれて、集積回路ではより複雑で、より
速いスイッチング速度及びより小さな装置への要求が高
まってきている。集積回路のこの複雑さを増加させてい
る半導体プロセスの主要技術は、リソグラフィ技術であ
る。過去数年の間にラインの幅をある程度減少させるこ
とが行なわれた。高レベルの集積が達成できたのはフォ
ト・リングラフィの欠陥レベルの減少によってであった
。現在では、約５乃至１０ミクロンメータから約３乃至
５ミクロンメータまでライン幅を段階的に減少できるよ
うになった。現在までリソグラフィプロセスではもっば
ら光線が用いられてきた。しかしながら、光学的な分解
能の制限によりさらに利点を得ることはより困難になっ
ている。今日では、将来において要求されるさらに高い
実装密度を達成するために、非光線リソグラフィ、特に
電子線やＸ線の露光プロセスが推進されている。これら
の問題及びその可能な解決策が、さらに詳しく“進んだ
りソグラフイを用いた高速動作の金属−酸化物−シリコ
ン型電界効果トランジスタ（Ｈｉｇｈ　５ｐｅｅｄ　Ｍ
ＯＳＦＥＴ　Ｃ１ｒｃｕｉｔｓ　ＵｓｉｎｇＡｄｖａｎ
ｃｅｄ　Ｌｉｔｈｏｇｒａｐｈｙ）　”第９巻、第２号
、１９７６年２月、第３１頁乃至第３７頁に述べられて
いる。上記出版物には、Ｘ線や電子線のりソグラフイは
準備にコストがかかり複雑であることが述べられている
。しかしながら、今までのところこれらは将来の非常に
複雑な集積回路装置に対する光学的投射印刷の唯一の代
わる方法であると信じられている。
また、標準のフォト・リングラフィ技術を進め、そして
電子線又はＸ線リングラフィのようなより高価で複雑な
技術を用いる必要を避けることにより、１ミクロンある
いはそれ以下の範囲の狭いライン幅を得る努力も行なわ
れている。このような技術は、アイ・ビー・エム・テク
ニカル・ディスクロージャ・プリテンの第６巻、１９７
６年、１］月、″狭いライン幅のマスキング方法（Ｎａ
ｒｒｏｗ　Ｌｉｎｅ　１Ｎｉｄｔｈｓ　Ｍａｓｋｉｎｇ
　Ｍｅｔｈｏｄ）　″に述べられている。この方法は後
で酸化される多孔性シリコンの使用を含む。他の技術が
アイ・ビー・エム・テクニカル・ディスクロージャ・プ
リテンの第２０巻、第４号、１９７７年、９月、第１３
７６頁乃至第１３７８頁に述べられている。このテクニ
カル・ディスクロージャ・プリテンには、多結晶シリコ
ンの形成において、窒化シリコンのような酸化障壁物質
の中間マスクを最初に用いることにより、マスクになる
層をマスクする多結晶シリコンの使用が述べられている
。この技術により約２ミクロンメータ以下のライン幅が
得られる。
集積回路装置の製造において金属、半導体物質及び誘電
体を食刻することに関して発達してきた技術は、プラズ
マ即ち反応性イオン食刻である。
特に、反応性イオン食刻の方法は、異方性の食刻を行な
うことが可能であり、非常に高い外観の比が得られる。
すなわち垂直方向の食刻の方が水平方向の食刻よりもず
って大きな比である。プロセスは、イオン、自由電子及
び遊離基のような種々の非常に活発な粒子を含むプラズ
マ即ちイオン化ガスの使用を含む。食刻に用いられるプ
ラズマは２５０℃程度までの比較的低い温度で、０．０
０５乃至２０ｔｏｒｒの範囲の低圧力に保される。プラ
ズマ中の粒子は主としてプラズマの激しい反応を起こす
遊離基である。低温プラズマにおけるイオン密度は粒子
の１％程度である。、ソリッド・ステート・テクノロジ
（Ｓｏｌｉｄ　５ｔａｔｅ　Ｔｅｃｈｎｏｌｏｇｙ）、
１９７６年５月、第３１頁乃至第３６頁には、さらに詳
細なプラズマ食刻プロセス及び半導体物質への適用が述
べられている。このプロセスは、米国特許第３９６６５
７７号明細書に示されているように、シリコン半導体基
体に種々のパターンの溝又は開孔を作るために用いられ
ている。さらに反応性イオン即ちプラズマ食刻のプロセ
スについては、特願昭５１−７９９９５号明細書を参照
すれば十分理解であるであろう。上記特許出願のＲＦ誘
導プラズマは反応性の塩素、臭素又はヨウ素基である。
ＲＦ放電装置やプロセスについての正確な記述は、前記
の特許出願に詳細に与えられている。
［発明が解決しようとする問題点コ 高密度集積回路における主な問題は、半導体集積回路基
体の種々の素子や装置への電気接点即ち電極に関してで
ある。通常、電極間に分離用絶縁物をリソグラフィ技術
によって設けているので、プロセスの交差及び製造の誤
差により電極間の分離用スペースは大きくなって、高集
積化を防げている。集積回路内の数多くの装置と接触す
るには、２乃至４程度あるいはそれ以上の多層配線が必
要である。さらに、導電体の多層構造においては互いに
これらの導電体を電気的に絶縁分離することが必要であ
る。半導体基体の表面に導電体の多層配線構造を形成す
ることについては、リングラフィ層の不完全な露出によ
り構造体中に欠陥を生じるリソグラフィ・プロセス・ス
テップに関してのプレーナの問題がある。例えば、導電
層として非常にドープされた多結晶シリコンを用いる集
積回路における導電体の多層配線構造については、米国
特許第３７５０２６８号、第３９８４８２２号、第３９
９６６５７号、第３９４３５４．３号、第４０９７８８
５号に述べられている。
二重の多結晶シリコンによる多層配線構造を形成する通
常の方法では、二酸化シリコンが層間の絶縁層として用
いられる。電界効果型の即ちＦＥＴタイプの装置が作ら
れる場合、２つの多結晶シリコン層の間の二酸化シリコ
ンの厚さは１通常直接にはシリコンのゲート酸化物の厚
さに関係する。
二酸化シリコンを形成するためには通常熱酸化が用いら
れる。
［問題点を解決するための手段］ 本発明の目的は、電界効果型集積構造体のゲート電極等
の電極を絶縁層の厚さ程度に近接させて分離することが
可能な、電界効果型集積構造体の形成方法を提供するこ
とである。
本発明では、実質的水平面と実質的垂直面とを有する電
極層が半導体基体上に形成される場合に、電極層間に絶
縁層を形成することができる。適当な絶縁層が実質的水
平面と実質的垂直面に形成される。この絶縁層の厚さが
、形成される電極層間の実質的垂直面上の絶縁体の所定
の厚さとなる。
構造体は例えば、反応性イオン食刻雰囲気中に置かれ、
絶縁層が実質的水平面から取り除かれ、半導体基体の垂
直な領域上の絶縁体には重大な影響は何も与えない。そ
れから電極層が垂直な絶縁体の上に形成される。電極層
としては、共に多結晶シリコンが好ましい。
本発明では、次のようにして電界効果型集積構造体が作
られる。例えばゲート絶縁物の所定の厚さを有する第１
の絶縁層・が半導体基体の表面に形成される。それから
、第１の導電層及び、第２の絶縁層が順番に形成される
。ゲート電極を形成するために、第２の絶縁層と第１の
導電層が第１の絶縁層の所定位置から取り除かれ、その
結果実質的水平面と実質的垂直面とを有する第１の導電
層を生じる。この実質的水平面と実質的垂直面の上に適
当な第３の絶縁層が付着される。構造体は実質的に水平
な絶縁層を取り除くために、この絶縁層に対する例えば
反応性イオン食刻雰囲気中に置かれ、第１の導電層の側
面上に狭い垂直な絶縁領域が提供される。第２の導電層
が垂直な絶縁領域の上に付着される。第４の絶縁層が第
２の導電層上に形成される。集積回路内の電界効果装置
への接点を形成するために、第４の絶縁層及び第２の導
電層が所定のパターンで取り除かれる。第２の絶縁層及
び第１の導電層は１、電界効実装置のための拡散が行な
われる領域で取り除かれ、拡散又はイオン注入が拡散領
域を形成するために行なわれる。特に所定の幅をなす狭
い垂直な絶縁領域が、本発明の方法により電極層の間に
形成される。
［実施例］ 第１Ａ乃至第１Ｈ図には、ランダム・アクセス・メモリ
（ＲＡＭ）タイプの電界効果メモリ集積回路が示されて
いる。第１Ａ図は１０Ω−■の抵抗率を有するＰタイプ
の基板５０を示す。誘電体分離パターン５２により基板
の領域は分割されている。領域は、ランダム・アクセス
・メモリ集積回路の各車−のセルとして設定されている
。電界効果のゲート絶縁層５４が基体５０の表面の上に
付着される。ＦＥＴ集積回路構造体のゲート絶縁層５４
は、二酸化シリコンや窒化シリコン及びこれら絶縁物の
組合せを含む種々の絶縁物で構成される。しかしながら
、絶縁層は二酸化シリコンで、熱酸化により形成される
のが好ましい。グー１〜絶縁層の厚さは約１０ｏＯ人よ
り小さい方が好ましい。
多結晶シリコンの第１の層５６がゲー１へ酸化物層５４
の上に付着される。多結晶シリコンはリンでＮ＋にドー
プされる。多結晶シリコンは、大気圧又は低い圧力条件
の下で、約６００　”ＣでＳｉＨ４の還元から化学気相
付着により付着される。多結晶シリコンの厚さは約１０
００乃至１００００人で好ましくは４０００人である。
約１００００人より大きい厚さではプレーナの問題を生
じ、高密度の回路チップを製造するのを困難にする。約
１０００Å以下の厚さなら、多結晶シリコン層の抵抗は
装置の特性に逆の影響を及ぼすようになってくる。好ま
しいドーピング・レベルは約１０１″′乃至１０２１原
子／ｄである。それから構造体は、９７０℃の酸素又は
酸素と水蒸気の雰囲気中に置かれ、熱的に成長した第２
の二酸化シリコンの絶縁層５８が多結晶シリコン層５６
の上に形成される。
代わりに、二酸化シリコンは化学気相付着によっても形
成できる。以上の結果、構造体が第１Ｂ図に示されてい
る。
第２の絶縁層５８に標準のフォトリングラフィ及び食刻
の技術により開孔が形成される。ストレージ電極が結局
形成されることになるセルの所定の領域の上に開孔は位
置する。層５８の開孔の第１の多結晶シリコン層５６を
食刻するために、反応性イオン食刻プロセスが用いられ
る。トランスファ電極がこの反応性イオン食刻ステップ
により部分的に決められる。反応性イオン食刻ステップ
をさらに行なった結果、第１Ｃ図に示されているように
半導体基体に実質的水平面６０及び実質的垂直面６１が
形成される。さて適当な絶縁層６２が第１Ｄ図に示すよ
うに実質的水平面６０及び実質的垂直面６１に付着され
る。この絶縁層は種々の絶縁物質で構成される。さらに
この層の厚さは最終的な電界効果集積回路構造体の導電
物質層間の垂直な絶縁層の厚さを決める。厚さは好まし
くは約１０００乃至５０００人である。適当な絶縁層の
厚さは２０００人であると良い。水平な絶縁層６２を実
質的に取り除くために使用した特定の絶縁層に対して反
応性イオン即ちプラズマ食刻が行なわれ、第１の多結晶
シリコン層の実質的垂直面６１上に狭い垂直な絶縁領域
６２を提供する。
この結果が第１Ｅ図に示されている。第２の多結晶シリ
コン層即ち類似の導電物質６４が、垂直な絶縁領域６２
及び第１の多結晶シリコン層５６を覆う絶縁層５８の上
に付着される。第３の絶縁層６５が上記のような類似の
技術により第２の多結晶シリコン層６４の表面に形成さ
れる。この結果が、第１Ｆ図に示されている。
第３の絶縁層６５及び第２の多結晶シリコン層６４の１
部分が第１Ｇ図に示すように、所定のパターンで集積回
路構造体の電界効実装置に接するように取り除かれる。
集積回路の電界効実装置のために拡散領域を形成するこ
とが望まれる場合１、第２の絶縁層５８及び第１の多結
晶シリコンＮ５６がまた、シリコン基体５０に至るまで
の開孔を形成するために、所定のパターンで適当な食刻
技術により取り除かれる。それから、第１Ｈ図に示され
ているように、ストレージ・セルのＮ十拡散領域６８が
形成される。代わりにこの領域６８は、前記のように二
酸化シリコンのスクリーンを通してイオン注入により形
成される。
第１Ｈ図の構造体はランダム・アクセス・メモリのＦＥ
Ｔ装置として、実施例では形成されている。拡散領域６
８はビット線として接続されている。シリコン・ゲート
電極７０は、またワード線として接続されている。ＦＥ
Ｔチャンネルはゲート領域７０の下にある。多結晶シリ
コン領域７２はストレージ・セルのキャパシタ７４の１
電極として働く。一方基板はキャパシタの他の電極とし
て働く。電極７２はＤＣ電源に接続されている。
トランスファ領域の二酸化シリコンは、ストレージ領域
の二酸化シリコンとは異なる厚さであっても良い。これ
は、例えば第１Ｂ図において二酸化シリコン層５８を層
５４より実質的に厚く成長させることにより行なえる。
第１Ｃ図において。
層５４及び５８は、露出される層５４が取り除かれるま
で反応性イオン食刻が行なわれる。二酸化シリコン層５
８のいくらかはまた取り除かれるが、その機能を提供す
るのに十分な二酸化シリコンは残る。それから二酸化シ
リコン層５４は通常の手段により所定の厚さまで再形成
される。
シリコン集積回路の表面に存在する水平な絶縁層から垂
直な絶縁層の厚さを切り離ずことがコｌまれる時はいつ
でも、本発明の方法は用いられる。
例えば、本発明の方法は電荷結合装置及びＦＥＴ論理集
積回路において用いることができる。
［発明の効果コ 本発明により、リングラフィ技術によらずに電界効果型
集積構造体の電極を非常に近接させて横方向に絶縁分離
できるようになった。従って、本発明により、電界効果
型集積構造体の高集積化及び多層配線化が達成できる。
【図面の簡単な説明】
第１Ａ乃至第１Ｈ図は、集積回路のＦＥＴランダム・ア
クセス・メモリ（ＲＡＭ）タイプの導電層間に絶縁体を
形成する方法を示す。 ６０・・・・実質的水平面、６１・・・・実質的垂直面
、６２・・・・絶縁物層。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　岡　１）　次　生 （外１名） 第１Ａ図 第１Ｂ図 第１Ｃ図 第４Ｄ図

Claims (1)

  1. 【特許請求の範囲】 半導体基体を準備し、 前記基体の表面に第１絶縁層を形成し、前記第１絶縁層
    の上に第１導電層を形成し、前記第１導電層の上に第２
    絶縁層を形成し、前記第１導電層及び第２絶縁層の第１
    所定部分を除去して、ゲート電極の一方の側面を規定す
    る実質的に垂直な第１側面を形成し、 前記第１側面、前記第１絶縁層の露出部分及び前記第２
    絶縁層に一様な厚さの連続する第３絶縁層を形成し、 垂直方向を優先的に食刻するドライ食刻により、前記第
    １側面に形成された前記第３絶縁層を残して、前記露出
    部分及び前記第２絶縁層に形成された前記第３絶縁層を
    除去し、 前記第１側面に残された前記第３絶縁層、前記露出部分
    及び前記第２絶縁層に第２導電層を形成し、 前記第２導電層の上に第４絶縁層を形成し、前記ゲート
    電極を部分的に覆うように、前記第２絶縁層上の前記第
    ２導電層及び第４絶縁層を除除去して、前記ゲート電極
    の他方の側面を規定する実質的に垂直な第２側面を形成
    するとともに、前記ゲート電極に隣接して拡散領域を形
    成するための拡散開孔を形成し、 前記第１側面に前記第３絶縁層を残すように形成したの
    と同じようにして、前記第２側面を含む前記第１導電層
    の露出した側面及び前記第２導電層の露出した側面に第
    ５絶縁層を形成し、前記拡散開孔を介して前記基体に前
    記拡散領域を形成すること、 を含む電界効果型集積構造体の形成方法。
JP60006049A 1978-11-03 1985-01-18 電界効果型集積構造体の形成方法 Granted JPS60220963A (ja)

Applications Claiming Priority (2)

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US957606 1978-11-03

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JPH0317224B2 JPH0317224B2 (ja) 1991-03-07

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