JPS5880861A - 基板接点の形成方法 - Google Patents

基板接点の形成方法

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JPS5880861A
JPS5880861A JP57061182A JP6118282A JPS5880861A JP S5880861 A JPS5880861 A JP S5880861A JP 57061182 A JP57061182 A JP 57061182A JP 6118282 A JP6118282 A JP 6118282A JP S5880861 A JPS5880861 A JP S5880861A
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layer
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silicon
etching
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、高密度で非常に小さい集積半導体装置を形成
する方法に関する。特に、シリコン基体にサブミクロン
の大きさの狭い領域を形成することに関する。
過去１０年の間にシリコン集積回路の複雑さは非常に増
加してきた。マイクロプロセス及びミニコンピユータの
適用が進むにつれて、集積回路ではより複雑で、より速
いスイッチング速度及びより小さな装置への要求が高ま
ってきている。集積回路のこの複雑さを増加させている
半導体プロセスの主要技術は、リソグラフィ技術である
。過去数年の間はラインの幅をある程度減少させること
が行なわれた。高レベルの集積が達成できたのはフォト
・リソグラフィの欠陥レベルの減少によってであった。
現在では、約５乃至１０ミクロメ〜りから約３乃至５ミ
ンロメータまでライン幅を段階的に減少できるようにな
った。現在までリソグラフィプロセスではもっばら光線
が用いられてきたつしかしながら、光学的な分解能の制
限によりさらに利点を得ることはより困難になっている
。
今日では、将来において要求されるさらに高い実装密度
を達成するために、非光線リングラフィ。
特に電子線やＸ線の露光プロセスが推進されている。こ
れらの問題及びその可能な解決策が、さらに詳しく９．
　Ｌ、Ｃｒｉｔｃｈｌｏｗ著、″Ｈｉｇｈ　Ｓｐｅｅｄ
ＭＯ８ＦＥＴ　　Ｃ１ｒｃｕｉｔｓ　　Ｕｓｉｎｇ　Ａ
ｄｖａｎｃｅｄＬｉｔｈｏｇｒａｐｈｙ　”第９巻、第
２号、１９７６年２月、第５１頁乃至第３７頁に述べら
れてい尿。上記出版物には、Ｘ線や電子線のリングラフ
ィは準備にコストがかかり複雑であることが述べられて
いる。しかしながら、今１でのところこれらは将来の非
常に複雑な集積回路装置に対する光学的投射印刷の唯一
の代わる方法であると信じらｉている。
また、標準のフォト・リングラフィ技術を進めそして電
子線又はＸ線リソグラフィのようなよ′シ高価で複雑な
技術を用いる必要を避けることにより、１ミクロンある
いはすれ以下の範囲の狭いライン幅を得る努力も行すわ
れている、このような技術は、）Ｌ　Ｂ、　Ｐｏｇｇｅ
著、　Ｉ’ＢＭ　　Ｔｅ−ｅｈｎｉｅａｌＤｉｓｃｌｏ
ｓｕｒｅ　Ｂｕｌｌｅｔｉｎの第６巻、１９７６年。
１１月％″’　Ｎａｒｒｏｗ　Ｌｉｎｅ　Ｗｉｄｔｈｓ
　ＭａｓｋｉｎｇＭｅｔｈｏｄ　　’に述べられている
。この方法は後で酸化される多孔性シリコンの使用を含
む。他の技術がＳ、んＡｂｂａｓ等著、Ｉ　Ｂ　Ｍ　　
ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅ
ｔｉｎの第２０巻、第４号、１ｑ　７７ｉ９月、第１３
７６頁乃至第１３７８頁に述べられている。このＴＤＢ
には、多結晶シリコンの形成において、窒化シリコンの
ような酸化障壁物質の中間マスク１初に用いることによ
り、　′マ＼りになるＴ＠ヲマスクする多結晶シリコン
の使用が述べられている。この技術によシ約２ミクロン
メータ以下のラインーが得られる。
集積回路装置の製造において金属、半導体物質及び誘電
体を食刻することに関して発達してきた技術は、プラズ
マ即ち反応性イオン食刻である。
将に、反応性イオン食刻の方法は、異方性の食刻を行な
うことが可能ア−あり、非常に高い外観の比が得られる
。すなわち垂直万両ｖ）％刻の方が杏子方向の食刻よシ
もずっと大きな比である。プロセスは、イオン、自由電
子及び遊離基の様な種々の非常に活発な粒子を含むプラ
ズマ、即ちイオン化ガースの使用を含む。食刻に用いら
れるプラズマは２５０℃程度までの比較的低い温度で、
ｏ、ｏｏｓ乃至２０　ｔｏｒｒの範囲の低圧力に保たれ
ろうプラズマ中の粒子は主としてプラズマの檄しい反応
を起こす遊離基でるる。低温プラズマにおけるイオン密
度は粒子の１チ程度である。Ｒｉｃｈａｒｄ　ＩａＢｅ
ｒｓｉｎＷ、　５ｏｌｉｄ　５ｔａｔｅ　Ｔｅｃｈｎｏ
ｌｏｇｙ、　　１９７６年５月、竺３１頁乃至第３６頁
の″Ａ　　５ｕｒｖｅｙｏｆ　Ｐｌａｓｍａ−Ｅｔｃｈ
ｉｎｇ　Ｐｒｏｃｅｓｓｅａ　’には１さらに詳ａなプ
ラズマ食刻プロセス及び半導体物質への適用が述べられ
ている。このプロセスは、米国特許第５９６６５７７号
明細書に示されているように、シリコン半導体基体に種
々のパターンの溝又は開孔を作るために用いられている
、さらに反応性イオン叩ち−プラズマ食刻のプロセスに
ついては、待願昭５１−７９９９５号明岬書を参照すれ
ば十分＠解できるであろうつ上記特許出願のＲＦｏ　”
誘導プラズマは反応性の塩素、臭素又はヨウ素基である
。ＲＦ放電装置やプロセスについての正確な記述は、前
記の特許出願に詳細に与えられている。
本発明の目的は、プラズマ即ち反応性イオン食刻プロセ
スを用いることによシサブミクロンメー・りの範囲のラ
イン幅まで通常のリングラフィ技術の使用を進めること
である。
本発明では、シリコン基体に領域が実質的水平面と実質
的垂直面とを持って形成される。シリコン基体に狭い領
域を形成する方法が述べられている。それから実質的水
平面と、狭い領域で所望の厚さを持つことになる実質的
垂直面との両方に、層が形成される、そして反応性イオ
ン即ちプラズマ食刻が用いられ、水平な層を実質的に取
シ除きその間垂直な層にはｉｔとんど影響を与えないつ
このプロニスの結果、シリコン基体の水平な面には層が
存在せず、シリ、コン基体の垂直な面によシ狭い領域が
得られる。この震造は種々の目的に用いられる。
溝又は凹所が形成され、垂直な狭い絶縁層が溝又は凹所
の垂直な壁に形成される場合、化学気相付着により多結
晶シリコンで、凹所を満たし溝又は凹所の底で基板との
電気接点を作ろう本発明の技術の他の変形は、高密度バ
イポーラ集積回路の製造における単結晶領域間の誘電体
分離を形成することを含む。この他に、シリコン基体に
２つの異なる幅の凹所が形成され′るつ例えばこの表−
への絶縁層の化学気相付着によシ最も狭い幅の凹所は詰
って、実質的水平面と実質的垂直面とを有する他の最も
広１０所に層を形成する。
層の反応性イオン食刻の結果、水平な層は実質的に覗り
除かれ、露出したシリコン基体の最も広い凹所に狭い領
域を提供する。最も広い凹所の絶縁＊ｉび露出したシリ
コン上に導電層が付着される。
導電層により、最も広い凹所の底で露出したシリコン基
板への電気接点が作られる。
第１Ａ乃至第１Ｆ図は１本発明の＠１の実施例を示す。
ここでは、基板の電気接点の形成が行なわれる。単結晶
シリコンのＰ−基板６０は、そこに作られた全面付着の
サブコレクタＮ十拡散領域６２を有する。それから、エ
ピタキシャルＮ一層６４が、この基板の上面に成長され
る。これらのプロセスは、例えばＮＰＮバイポーラ・ト
ランジスタの杉収においては標準のプロ′ゼスである。
基板６０は、典型的には１乃至２０Ω・閏程度の抵抗ｔ
−ａする＜１００＞結晶方向のシリコン・ウェハであぐ
る。サブコレクタの拡ｔ＆は、典型的にはカプセル拡散
又はイオン注入の技術により　１０１０乃至１０２１原
子／ｌ２ＩＩ″の表面濃Ｉｎ有するようにヒ素を用いて
行なわれるつ層６４を形成するためのエピタキシャル成
長プロセスは、約１０００°Ｃ乃至１２００℃の温度で
Ｓ　ｉ　Ｃ１４／Ｈｔ又はＳｉＨ４／　Ｈ＠の混合物を
用いる通常の技術により行なわれる。エピタキシャル成
長の間に、Ｎ＋１の不純物がエピタキシャル層に移動す
る。高密度集積回路のエピタキシャル層の厚さは、約２
ミクロン以下である。熱的に成長した二酸化シリコン層
６５のようなマスクが、エピタキシャル層６４の表面に
形成され、適当なフォト・リソグラフィ及び食刻の技耐
によシマスフ開孔が杉収される。Ｃｔ雪及びＡｒの雰囲
気を含むシリコンの反応性イオン食刻のプロセスが用い
られ、第１Ａ図に示されているように開孔６６が形成さ
れるっ開孔はサブコレクタ拡散領域６２を通ってＰ−基
板６０ｔで伸びる。酵又は凹所６６は垂直な面６７ｖｉ
−育し。
構造体全体は水平な表面６８を育する。それから。
絶縁層が構造体の全表面に全面付着され、実質的水平面
と★質的番直面の両方に１７０を形成する。
層７０の反応性イオン食刻に、よシ水平な層が実質的に
喉シ除かれ、第１Ｃ図に示されているように垂直な面に
狭い領域を提供する。十分にＰ又はＮにドープされた多
結晶シリコン又は幾つかの良く知られた接点金属である
導電物質が用いられ、凹所を満たし、基板６０への接点
を作るつ多結晶シリコンに用いられる一ドーピング・タ
イプは基板と同じである。示された列では、基板６０が
Ｐ−タイプなので、それゆえに多結晶シリコン物質７２
はＰタイプの物質である。それから第１Ｄ図の構造体は
、多結晶シリコンの反応性イオン食刻プロセスｉ用いて
バック・エツチングによシさらに処理される。その結果
、第１Ｅ図の構造体のように、溝又は凹所は多結晶シリ
コン７２により平らな表面まで満される。このステップ
の食刻条件は、　Ｃｔ。
／Ａｔの反応性イオン食刻のような溝又は凹所を形成す
る時に用いた条件と同じであるう代わりに、第１Ｆ図に
示されているように、標準のフォト・リソグラフィ及び
食刻の技＃ｉを用いて、電気接点を基板６０への電気接
点領域に限定することもできる。
第２Ａ乃至嘉２Ｇ図に、第２の実施例が示されている。
″ここでは、二酸化シリコンのような絶縁分離が、シリ
コン基体内の単結晶領域を他の単結晶領域から分離する
ために用いられる。シリコン基体は、第１Ａ乃至＠１Ｆ
図の第１の実施列で述べたように形成される。この実施
例では、第１の実施例と同じ番号が同じ構造体の部分を
示す。シリコン基体は％　Ｐ−基板８０．Ｎ＋サブコレ
クタ領域６２及びエピタキシャルＮ−１ｉ１６４ｉ含む
。
エピタキシャル層の厚さは、好１しくけ１．２ミクロン
メータ以下であると良い一二酸イヒシリコ、ンのような
絶縁被覆層６５が、エピタキシャル層６４の表面に付着
される。標準のフォト・リングラフィ及び食刻のプロセ
スが用いられて、二酸化シリコン層６５にマスク開孔を
形成する。マスク開孔のパターンにより、シリコンの単
結晶領域を他から分離し、そしてベース・エミッタ領域
をコレクタ・リーチ・スルー領域から分離するために形
成される誘電体分離の溝のｔｇ、ｍｆｔ決める。またパ
ターンのある開孔は、他の開孔よシも広い、二酸化シリ
コンのマスク・パターンのこれらの広い開孔は、基板６
０への電気接点を作ることが所望される場合の位置であ
る。それから、Ｉｌ構造体シリコンのプラズマ即ち反応
性イオン食刻雰囲気中に置かれ、シリコン基体に少なく
と゛も２つの異なる幅の凹所のパターンが形成され、そ
の結果基体には。
十分に水平な表面７５と十分に垂直な面７６ｔ−有する
領域が生じる。単結晶領域を互いに絶縁分離するための
凹所は、サブコレクタ領域６２よりも下に深く伸びてい
Ｚｆｆればならない。一方ベース・エミッタ領域とコレ
クタ・リーチ−・スルー領域との間の誘電体分離だけは
１部分的にサブコレクタ領域６２まで伸びている。深さ
のこの違いを達成するために、別々の反応性イオン食刻
ステップにより凹所を形成することが必要である。一方
例えは特願昭５３−９６７３５号明細書に述べられてい
るように反応性イオン食刻の影響により他の領域はマス
クされる。反応性イオン食刻ステップの結果が、第２Ａ
図に示されている。
さて、絶縁層が構造体上に付着され、最も狭い幅の凹所
を満たし、他の広い蝉の凹所の上記実質的水子面と上記
実質的垂直面の両方に層を形成する。この絶縁層は層８
０と印されている。次に第２Ｂ図の構造体は、例えば二
酸化シリコンのような特定の絶縁層に対する反応性イオ
ン食刻が行なわれる。このプロセスの結果、上記水平な
層は実質的に敗り除かれ、上記凹所の最も広い所の実質
的垂直面７６の上に狭い領域８０を提供する。最も広い
凹所の底は、第２ＣＩ！２１に示されているように反応
性イオン食刻によ多部分的に絶縁物が取シー除かれてい
る。
Ｐ−１６０への電気接点を作るために、絶縁層と凹所の
最も広い所の露出したシリコンの上に。
導電１５８２が付着される。電気接点８２は標準のフォ
ト・リングラフィ文び食刻の技術を用いて食刻され、接
点８２の所望のパターンを提供して、第２Ｅ１図の構造
体を得るう第２Ｆ図は、製造されるＮＰＮ　）ランジス
タのべ一一として設定される領域以外のすべての領域を
画数するために、フォトレジスト両説マスク８４を筺用
することを示す。
Ｐ子ベース領域８６が標準のイオン注入技術によりＦ［
される、フォトレジスト・マスク８４が取す除かれ、他
のフォトレジスト・マスク８８が標準のフォト・リソグ
ラフィ及び食刻の技術によ多形成され、エミッタ領域及
びコレクタ・リーチ・スルー接点領域が設定される領域
を除いて、すべての領域が覆われる。Ｎ＋ソースを用い
てこれらの領域を作るために、イオン注入が用龜られる
。
イオン注入が行なわれ、ベース領域８６にＮ十エミッタ
領域９０及びコレクタ・リーチ・スルー領域にコレクタ
・リーチ・スルー接点９１を形成する。通常の付着、リ
ソグラフィ及び食刻の技術によりＩＩ気接点接点ＰＮト
ランジスタの素子に作られる。
【図面の簡単な説明】
第１Ａ乃至第１Ｆ■は、多結晶シリコンを用いて基板接
点が形成される本発明のプロセスの実施例を示す。第２
Ａ乃至第２Ｇ図は、バイポーラ集積回路トランジスタの
製造プロセスにおいて誘電体分離及び基板接点が形成さ
れるさらに他の実施列を示す。 ６０・・・・Ｐ−シリコン基板、６８・・・・実質的水
平面、６７・・・・実質的垂直面、７０・・・・層。 出願人　インク−カシ町〜いビジネス・マシーンズ・コ
−４／−７−Ｊン復代理人　弁理士　　徳　　　１）　
　信　　　彌第１Ａ図 第１Ｂ図 第１Ｃ図 第１Ｄ図 第４Ｅｍ 第１Ｆ図 第２Ａ図 第２Ｂ図 第２Ｃ図 第２Ｄ図 第２Ｅ図 【 ！ 第２Ｆ図 ６ 第２ＧｖＡ

Claims (2)

    【特許請求の範囲】
  1. （１）装置領域が形成される半導体＃を表面に有する半
    導体基板を準備し、前記半導体１を貫通して前記基板ま
    で伸びる、実質的に水平な底面及び実質的に垂直な側壁
    を有する凹所上前記半導体層に形成し、前記凹所の前記
    底面及び側壁に絶縁層を形成し、優先的に前記底面の前
    記絶縁＃ｆ：実質的に除去するため異方性のドライ食刻
    を前記絶ｌＲ１１ｌに行ない、前記基板への電気接点を
    形成するため前記凹所中の露出した前記基板の表面及び
    前記絶縁層の上に導ＷＬ層を付着することを含む、基板
    接点の形成方法◇
  2. （２）　　前記凹所を、前記装置領域を分離するための
    分離領域に形成する、特許請求の範囲第（１）項記載の
    形成方法つ
JP57061182A 1978-11-03 1982-04-14 基板接点の形成方法 Pending JPS5880861A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US05/957,604 US4256514A (en) 1978-11-03 1978-11-03 Method for forming a narrow dimensioned region on a body
US957604 1997-10-24

Publications (1)

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JPS5880861A true JPS5880861A (ja) 1983-05-16

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ID=25499841

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Application Number Title Priority Date Filing Date
JP54130919A Expired JPS5928983B2 (ja) 1978-11-03 1979-10-12 埋設絶縁分離領域の形成方法
JP57061182A Pending JPS5880861A (ja) 1978-11-03 1982-04-14 基板接点の形成方法

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Application Number Title Priority Date Filing Date
JP54130919A Expired JPS5928983B2 (ja) 1978-11-03 1979-10-12 埋設絶縁分離領域の形成方法

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US (1) US4256514A (ja)
EP (1) EP0010596B1 (ja)
JP (2) JPS5928983B2 (ja)
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AU (1) AU523702B2 (ja)
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CA (1) CA1130013A (ja)
DE (1) DE2964728D1 (ja)
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