JPS6381969A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6381969A JPS6381969A JP61225977A JP22597786A JPS6381969A JP S6381969 A JPS6381969 A JP S6381969A JP 61225977 A JP61225977 A JP 61225977A JP 22597786 A JP22597786 A JP 22597786A JP S6381969 A JPS6381969 A JP S6381969A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wirings
- area
- signal
- layouts
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、一つの半導体基板に論理回路、メモリ等を構成する
半導体集積回路装置に適用して有効な技術に関するもの
である。
に、一つの半導体基板に論理回路、メモリ等を構成する
半導体集積回路装置に適用して有効な技術に関するもの
である。
半導体基板上に複数の論理領域とメモリを構成する技術
が１例えば日経マグロウヒル社発行、「日経エレクトロ
ニクスＪ、１９８５年９月９日号、ｐ１６５〜ｐ１９２
に記載されている。
が１例えば日経マグロウヒル社発行、「日経エレクトロ
ニクスＪ、１９８５年９月９日号、ｐ１６５〜ｐ１９２
に記載されている。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
前記メモリが構成される領域は、マクロセルと呼ばれる
。マクロセルには電源電位配線、接地電位配線及び信号
配線等の種々の配線が接続される。
。マクロセルには電源電位配線、接地電位配線及び信号
配線等の種々の配線が接続される。
これらの配線のレイアウト設計は、まず固定パターンで
ある電源電位配線及び接地電位配線からなされる。この
後、集積回路の構成によって様々に変化する信号配線の
レイアウト設計がなされる。
ある電源電位配線及び接地電位配線からなされる。この
後、集積回路の構成によって様々に変化する信号配線の
レイアウト設計がなされる。
配線領域にレイアウトされる信号配線の配線密度は、配
線領域によって異る。許容される配線密度以上の信号配
線は、レイアウトの修正をする。このため、配線設計に
要する時間が増大する。
線領域によって異る。許容される配線密度以上の信号配
線は、レイアウトの修正をする。このため、配線設計に
要する時間が増大する。
本発明の目的は、配線設計に要する時間を低減すること
にある。
にある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明繕番の記述及び添付図面によって明らかになるであろ
う。
明繕番の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの撰
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、所定の電位を供給する配線のレイアウト設計
を信号配線のレイアウト設計の後に行う。
を信号配線のレイアウト設計の後に行う。
上記した手段によれば、信号配線の配線密度の高い配線
領域に電源電位配線及び接地電位配線を配線しないよう
にすることができるので、レイアウトのイσ正を要する
信号配線の本数が低減され、配線設計に要する時間を低
減することができる。
領域に電源電位配線及び接地電位配線を配線しないよう
にすることができるので、レイアウトのイσ正を要する
信号配線の本数が低減され、配線設計に要する時間を低
減することができる。
以下１本発明を実施例とともに説明する。
第１図は、半導体チップの概略図である。
第１図において、１はｉ型車結晶シリコンからなる半導
体基板（チップ）であり１周辺にアルミニウム膜からな
るポンディングパッド２が配置されている。３は人出力
バッファであり、例えばＰチャネルＭ Ｉ Ｓ ＦＥＴ
とＮチャネルＭＩＳＦＥＴとからなる相補型Ｍ Ｉ Ｓ
ＦＥＴによって構成している。４はｔｉ＊電位Ｖｅｅ
例えば５ｖ配線であり。
体基板（チップ）であり１周辺にアルミニウム膜からな
るポンディングパッド２が配置されている。３は人出力
バッファであり、例えばＰチャネルＭ Ｉ Ｓ ＦＥＴ
とＮチャネルＭＩＳＦＥＴとからなる相補型Ｍ Ｉ Ｓ
ＦＥＴによって構成している。４はｔｉ＊電位Ｖｅｅ
例えば５ｖ配線であり。
例えば第１層目のアルミニウム膜からなっている。
５は回路の接地電位Ｖｓｓ例えばＯｖ配線であり。
例えば第１５目のアルミニウム膜からなっている。
配線４，５は入出力バッファ回路３上を延在しているが
、第１図では便宜的に入出力バッファ回路３の内側に示
している。配線４，５によって囲まれている領域内に複
数の回路ブロック６が設けられている８回路ブロック６
にはＮＡＮＤ回路、ＮＯＲ回路等の論理回路が構成され
ている。配線４゜５によって囲まれている領域の一部に
マクロセルフが構成されている。マクロセルフは例えば
ＲＯＭ、ＲＡＭ、ＡＬＵ （算術論理ユニット）が構成
されている。
、第１図では便宜的に入出力バッファ回路３の内側に示
している。配線４，５によって囲まれている領域内に複
数の回路ブロック６が設けられている８回路ブロック６
にはＮＡＮＤ回路、ＮＯＲ回路等の論理回路が構成され
ている。配線４゜５によって囲まれている領域の一部に
マクロセルフが構成されている。マクロセルフは例えば
ＲＯＭ、ＲＡＭ、ＡＬＵ （算術論理ユニット）が構成
されている。
前記回路ブロック６の平面図を第２図及び第３図に示す
。
。
一点鎖線で囲んだ領域内が１つの回路ブロック６である
。回路ブロック６内が複数の小さな領域（ブロック）８
及び９に分割されている。１つの領域８に１例えばＰチ
ャネルＭＩＳＦＥＴを３個構成している。この３個のＰ
チャネルＭＩＳＦＥＴは、隣り合うＭＩＳＦＥＴのソー
ス、ドレインを一体化して構成している。１つの領域９
に９例えば３個のＮチャネルＭＩＳＦＥＴを構成してい
る。この３個のＮチャネルＭＩＳＦＥＴは、隣り合うＭ
ＩＳＦＥＴのソース、ドレインを一体化して構成してい
る。１つの領域８と１つの領域９で１つの基本セルが構
成される。この基本セルが繰り返えして配置されて基本
セル列（符号は付していない）を構成している。基本セ
ル列と基本セル列の間、あるいは基本セル列の周囲は配
線領域１２である。１つの領域８及び９の中のＭＩＳＦ
ＥＴは、例えば第１層目のアルミニウム配線によって接
続されてＮＡＮＤ回路、ＮＯＲ回路等の論理回路を構成
する。これらの論理回路を配線領域１２に設けられるア
ルミニウム膜からなる信号配線によって１つの回路ブロ
ック６内で色々に接続して、さらに複雑な論理回路を構
成する。第２図に示している回路ブロック６は、１つの
基本セル列からなり、これが２つ示されている。第３図
に示している回路ブロック６は、２つの基本セル列から
なっている。第１図に示しているそれぞれの回路ブロッ
ク６は、１つ又は２つあるいはそれ以上の基本セル列か
らなっている。集積回路の回路形成においては、まず回
路ブロック６内を設計し。
。回路ブロック６内が複数の小さな領域（ブロック）８
及び９に分割されている。１つの領域８に１例えばＰチ
ャネルＭＩＳＦＥＴを３個構成している。この３個のＰ
チャネルＭＩＳＦＥＴは、隣り合うＭＩＳＦＥＴのソー
ス、ドレインを一体化して構成している。１つの領域９
に９例えば３個のＮチャネルＭＩＳＦＥＴを構成してい
る。この３個のＮチャネルＭＩＳＦＥＴは、隣り合うＭ
ＩＳＦＥＴのソース、ドレインを一体化して構成してい
る。１つの領域８と１つの領域９で１つの基本セルが構
成される。この基本セルが繰り返えして配置されて基本
セル列（符号は付していない）を構成している。基本セ
ル列と基本セル列の間、あるいは基本セル列の周囲は配
線領域１２である。１つの領域８及び９の中のＭＩＳＦ
ＥＴは、例えば第１層目のアルミニウム配線によって接
続されてＮＡＮＤ回路、ＮＯＲ回路等の論理回路を構成
する。これらの論理回路を配線領域１２に設けられるア
ルミニウム膜からなる信号配線によって１つの回路ブロ
ック６内で色々に接続して、さらに複雑な論理回路を構
成する。第２図に示している回路ブロック６は、１つの
基本セル列からなり、これが２つ示されている。第３図
に示している回路ブロック６は、２つの基本セル列から
なっている。第１図に示しているそれぞれの回路ブロッ
ク６は、１つ又は２つあるいはそれ以上の基本セル列か
らなっている。集積回路の回路形成においては、まず回
路ブロック６内を設計し。
この後回路ブロック６間を接続するようにしている。
基本セル列において、ＰチャネルＭ Ｉ Ｓ ＦＥＴ領
域８上を例えば第１層目のアルミニウム膜からなる電源
電位配線ｌＯが延在している。配線ｌＯから領域８内の
ＰチャネルＭＩＳＦＥＴに電源電位Ｖｃｃを供給する。
域８上を例えば第１層目のアルミニウム膜からなる電源
電位配線ｌＯが延在している。配線ｌＯから領域８内の
ＰチャネルＭＩＳＦＥＴに電源電位Ｖｃｃを供給する。
ＮチャネルＭＩＳＦＥＴ領域９上を、例えば第１層目の
アルミニウム膜からなる回路の接地電位Ｖ ｓ ｓ例え
ばＯｖ配線１１が延在している。配線１１から領域９内
のＮチャネルＭＩＳＦＥＴに接地電位Ｖｓｓを供給する
。
アルミニウム膜からなる回路の接地電位Ｖ ｓ ｓ例え
ばＯｖ配線１１が延在している。配線１１から領域９内
のＮチャネルＭＩＳＦＥＴに接地電位Ｖｓｓを供給する
。
次に、第１図に示しているマクロセルフの構成の一例を
第４図に示す、第４図は、ＲＯＭ、ＲＡＭ等のメモリを
構成している。７Ａはデコーダ領域、７Ｂはメモリセル
アレイ領域、７Ｃはセンスアンプ領域である。マクロセ
ルフ内に構成されるトランジスタは、ＲＯＭあるいはＲ
ＡＭを構成するのに適したものが配置しである。マクロ
セルフ領域の周辺部つまり、本実施例ではメモリセルア
レイ領域７Ｂ及びデコーダ領域７Ａより外側に、例えば
第２層目のアルミニウム膜からなる電源電位Ｖｃｃ配線
１３及び接地電位Ｖｓｓ配線１４が設けである。配線１
３は、マクロセルフ内の各回路にｍｇｆ！！位Ｖｃｃを
供給するための幹線である。
第４図に示す、第４図は、ＲＯＭ、ＲＡＭ等のメモリを
構成している。７Ａはデコーダ領域、７Ｂはメモリセル
アレイ領域、７Ｃはセンスアンプ領域である。マクロセ
ルフ内に構成されるトランジスタは、ＲＯＭあるいはＲ
ＡＭを構成するのに適したものが配置しである。マクロ
セルフ領域の周辺部つまり、本実施例ではメモリセルア
レイ領域７Ｂ及びデコーダ領域７Ａより外側に、例えば
第２層目のアルミニウム膜からなる電源電位Ｖｃｃ配線
１３及び接地電位Ｖｓｓ配線１４が設けである。配線１
３は、マクロセルフ内の各回路にｍｇｆ！！位Ｖｃｃを
供給するための幹線である。
配線１４は、マクロセルフ内に接地電位Ｖｓｓを供給す
るための幹線である。すなわち、マクロセルフに給電さ
れる電源電位Ｖｃｃ及び接地電位Ｖｓｓは、配線１３及
び１４が受電端となり、この配線１３．１４からマクロ
セルフ内の種々の回路に電源電位Ｖｃｃ及び接地電位Ｖ
ｓｓを供給するようになっている。配４９１１３は、例
えば第１層目のアルミニウム膜からなる配線１７．さら
に例えば第２層目のアルミニウム膜からなる配線１５を
通して配線４に接続している。配線１４は、例えば第１
層目のアルミニウム膜からなる配線１８゜さらに例えば
第２層目のアルミニウム膜からなる配線１６を通して配
線５に接続している。
るための幹線である。すなわち、マクロセルフに給電さ
れる電源電位Ｖｃｃ及び接地電位Ｖｓｓは、配線１３及
び１４が受電端となり、この配線１３．１４からマクロ
セルフ内の種々の回路に電源電位Ｖｃｃ及び接地電位Ｖ
ｓｓを供給するようになっている。配４９１１３は、例
えば第１層目のアルミニウム膜からなる配線１７．さら
に例えば第２層目のアルミニウム膜からなる配線１５を
通して配線４に接続している。配線１４は、例えば第１
層目のアルミニウム膜からなる配線１８゜さらに例えば
第２層目のアルミニウム膜からなる配線１６を通して配
線５に接続している。
なお、回路ブロック６と回路ブロック６の間。
回路ブロック６とマクロセルフの間、回路ブロック６及
びマクロセルフと入出力バッファ３の間は。
びマクロセルフと入出力バッファ３の間は。
図示していない信号配線によって接続される。これらの
（３号配線は、配線領域１２を延在する。
（３号配線は、配線領域１２を延在する。
半導体チップ１上の配線のレイアウト設計において、第
２図、第３図に示した配線１０．１１゜チップｌの周辺
に設けられる配線４，５及びマクロセルフの配線１３．
１４（第４図）は、固定パターンである。すなわち、配
線領域１２に設けられる信号配線のレイアウトが回路設
計に伴って変るのに対して、前記配線１０．１１．４．
５．１３．１４は変更されることがない。
２図、第３図に示した配線１０．１１゜チップｌの周辺
に設けられる配線４，５及びマクロセルフの配線１３．
１４（第４図）は、固定パターンである。すなわち、配
線領域１２に設けられる信号配線のレイアウトが回路設
計に伴って変るのに対して、前記配線１０．１１．４．
５．１３．１４は変更されることがない。
一方、マクロセルフと半導体チップ１周辺の配線４，５
を接続するための配線１５．１６．１７及び１８（第５
図）は、半導体チップ１上のそれぞれの配線領域１２を
延在する信号配線のレイアウト設計の後に行うようにし
ている。配線１５〜１８のレイアウトは、配線領域１２
における配線密度に伴って様々に変更される。つまり、
第５図に示したように、例えば配線領域１２１にレイア
ウトされる信号配線の密度が高く、電源電位ＶｃＣ配線
１５！及び接地電位Ｖｓｓ配線１６１を配置すると配線
領域１２が狭くなって、信号配線の配線密度が許容値以
上になる場合には、配線１５＋、１６＋は例えば配線領
域１２２に配線１５２．１６２としてレイアウトされる
。また、配線領域１２２の配線密度が高く、配線１５２
，１６２を配置すると、信号配線の配線密度が許容値を
越えてしまうようであれば、配線１５２、ｌ ６２は。
を接続するための配線１５．１６．１７及び１８（第５
図）は、半導体チップ１上のそれぞれの配線領域１２を
延在する信号配線のレイアウト設計の後に行うようにし
ている。配線１５〜１８のレイアウトは、配線領域１２
における配線密度に伴って様々に変更される。つまり、
第５図に示したように、例えば配線領域１２１にレイア
ウトされる信号配線の密度が高く、電源電位ＶｃＣ配線
１５！及び接地電位Ｖｓｓ配線１６１を配置すると配線
領域１２が狭くなって、信号配線の配線密度が許容値以
上になる場合には、配線１５＋、１６＋は例えば配線領
域１２２に配線１５２．１６２としてレイアウトされる
。また、配線領域１２２の配線密度が高く、配線１５２
，１６２を配置すると、信号配線の配線密度が許容値を
越えてしまうようであれば、配線１５２、ｌ ６２は。
例えば配線領域１２ ｓに配線１５ｔ、１６ｔとして配
線される。さらに、配線領域１２１及び１２２の配線密
度がいずれも高く、配線１５＊、１６ｚ、１５ａ、１６
２を配置すると信号配線のレイアウトに修正が必要とな
る場合には１例えば配線１３を配線領域１２３にまで延
在させて配線４に接続される。なお、１３Ａは配線１３
と同一層のアルミニウム膜を配線領域１２３にまで延長
した部分であり、配線１３と４を接続するための配線で
ある。同様に、１４Ａは配線１４を配線領域１２３にま
で延長した部分、１３Ｂは配線１３を配線領域１２１に
まで延長した部分、１４Ｂは配線１４を配線領域１２
Ｋにまで延長した部分である。
線される。さらに、配線領域１２１及び１２２の配線密
度がいずれも高く、配線１５＊、１６ｚ、１５ａ、１６
２を配置すると信号配線のレイアウトに修正が必要とな
る場合には１例えば配線１３を配線領域１２３にまで延
在させて配線４に接続される。なお、１３Ａは配線１３
と同一層のアルミニウム膜を配線領域１２３にまで延長
した部分であり、配線１３と４を接続するための配線で
ある。同様に、１４Ａは配線１４を配線領域１２３にま
で延長した部分、１３Ｂは配線１３を配線領域１２１に
まで延長した部分、１４Ｂは配線１４を配線領域１２
Ｋにまで延長した部分である。
このように、マクロセルフに所定電位を供給するための
配線１５．１６のレイアウトが信号配線の配線密度に伴
って種々変更されるので、配線１３上（７）配ａ１７．
１３Ａ、１３Ｂが接続サレル箇所及び配し＆１４上の配
線１８．１４Ａ、１４Ｂが接続される箇所を複数設けて
いる。
配線１５．１６のレイアウトが信号配線の配線密度に伴
って種々変更されるので、配線１３上（７）配ａ１７．
１３Ａ、１３Ｂが接続サレル箇所及び配し＆１４上の配
線１８．１４Ａ、１４Ｂが接続される箇所を複数設けて
いる。
第６＠に示すように、配線１３Ａによって配線１３と４
を接続する場合には、マクロセルフと配線領域１２との
境界上が、配線レイアウトにおける配線１３と１３Ａと
の接続部側である。配線１４Ａと１４の接続においても
、マクロセルフと配線領域１２３の境界上が接続部側で
ある。同様に。
を接続する場合には、マクロセルフと配線領域１２との
境界上が、配線レイアウトにおける配線１３と１３Ａと
の接続部側である。配線１４Ａと１４の接続においても
、マクロセルフと配線領域１２３の境界上が接続部側で
ある。同様に。
第５図に示した配ａ１３Ｂと１３との接続箇所及び配線
１４Ｂと１４の接続箇所は、マクロセルフと配線領域１
２１の境界上である。第６図に示すように、配線１７及
び配線１８は、配線１３，１４の一端から他端までの間
に、それぞれ所定の間隔ごとに複数接続できるようにし
ている。第６図では、配置！ａ１７ｔ 、１７２．１７
ｇ ＝１７ｎ及び配線１８＋ 、１８２．１８ｓ ”’
１８ｎが示されているにのうち、配線１７及び１８を１
本ずつ設けて配線１３を配線１５に、配８１４を配線１
６接続してもよい、あるいは、複数の配線１７によって
配線１３を配線１５に、複数の配線１８によって配線１
４を配線１６に接続するようにしてもよい、また、所定
電位を供給するための配線である配線１７．１８は、線
幅を信号配線より太く形成されるが、夫々の配線１７．
１８を信号配線程度に細くしてかつそれぞ九複数本設け
て配線１３と１５あるいは配置ｓ１４と１６を接続する
ようにしてもよい。
１４Ｂと１４の接続箇所は、マクロセルフと配線領域１
２１の境界上である。第６図に示すように、配線１７及
び配線１８は、配線１３，１４の一端から他端までの間
に、それぞれ所定の間隔ごとに複数接続できるようにし
ている。第６図では、配置！ａ１７ｔ 、１７２．１７
ｇ ＝１７ｎ及び配線１８＋ 、１８２．１８ｓ ”’
１８ｎが示されているにのうち、配線１７及び１８を１
本ずつ設けて配線１３を配線１５に、配８１４を配線１
６接続してもよい、あるいは、複数の配線１７によって
配線１３を配線１５に、複数の配線１８によって配線１
４を配線１６に接続するようにしてもよい、また、所定
電位を供給するための配線である配線１７．１８は、線
幅を信号配線より太く形成されるが、夫々の配線１７．
１８を信号配線程度に細くしてかつそれぞ九複数本設け
て配線１３と１５あるいは配置ｓ１４と１６を接続する
ようにしてもよい。
このように、配線１３上の接続箇所及び配、ｉ＄１４上
の接続箇所をそれらの配線の一端から他端までの間に複
数設けることにより、配線１７又は１８を配線１３又は
１４上の任意の点で接続できるようにしている。ただし
、配線１３Ａ、１３Ｂは配線１３の端部のみに接続する
ことができ、配線１４Δ、１４Ｂは配線１４の端部のみ
に接続できる。
の接続箇所をそれらの配線の一端から他端までの間に複
数設けることにより、配線１７又は１８を配線１３又は
１４上の任意の点で接続できるようにしている。ただし
、配線１３Ａ、１３Ｂは配線１３の端部のみに接続する
ことができ、配線１４Δ、１４Ｂは配線１４の端部のみ
に接続できる。
以とのようにして、配線１３及び１４上に、配線領域１
２を延在する所定電位配線１３Ａ、１３Ｂ、１４Ａ、１
４Ｂ、１５．１６．１７．１８のレイアウト後に行える
ようにしている。
２を延在する所定電位配線１３Ａ、１３Ｂ、１４Ａ、１
４Ｂ、１５．１６．１７．１８のレイアウト後に行える
ようにしている。
本実施例によれば、以下の効果を得ることができる、
（１）マクロセルフの所定電位配線１３．１４に複数の
接続部側を設けていることにより、配線領域１２に配置
される所定電位配線のレイアウトを種々変更することが
できるので、配線領域１２の所定電位配線のレイアウト
を信号配線のレイアウト後に行うことができる。
接続部側を設けていることにより、配線領域１２に配置
される所定電位配線のレイアウトを種々変更することが
できるので、配線領域１２の所定電位配線のレイアウト
を信号配線のレイアウト後に行うことができる。
（２）前記（１）により、信号配線の配線密度が高い配
線領域１２を避けて、配線密度の低い配線領域１２に所
定電位配線をレイアウトすることができるので、レイア
ウトの修正を必要とする信号配線を減らすことができる
。したがって、配線レイアウトに要する時間を低減する
ことができる。
線領域１２を避けて、配線密度の低い配線領域１２に所
定電位配線をレイアウトすることができるので、レイア
ウトの修正を必要とする信号配線を減らすことができる
。したがって、配線レイアウトに要する時間を低減する
ことができる。
（３）所定電位配線によってマクロセルフのレイアウト
が制限されなくなるので、マクロセルフのレイアウトの
自由度を高めることができる。
が制限されなくなるので、マクロセルフのレイアウトの
自由度を高めることができる。
（４）配線領域１２の所定電位配線を種々変更できるの
で、マクロセルフを最短距離でチップ１周辺の所定電位
配線４，５とを接続することかできる。
で、マクロセルフを最短距離でチップ１周辺の所定電位
配線４，５とを接続することかできる。
以上１本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本願によって開示された発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。
って得られる効果を簡単に説明すれば、次のとおりであ
る。
すなわち、配線領域の所定電位配線を信号配線のレイア
ウト後に行うことにより、レイアウトの修正を要する信
号配線が減るので、配線レイアウトに要する時間を短縮
することができる。
ウト後に行うことにより、レイアウトの修正を要する信
号配線が減るので、配線レイアウトに要する時間を短縮
することができる。
【図面の簡単な説明】
第１図は、半導体チップの平面図。
第２図、第３図は、回路ブロックの平面図、第４図は、
マクロセルの平面図、 第５図及び第６図は、マクロセル周辺の平面図、１・・
・半導体基板（チップ）、２・・・ポンディングパッド
、３・・・人出力バッファ、４．５，１０．１ｆ１３．
１３Ａ、１３Ｂ、１４−１４Ａ、、１４Ｂ。 １５．１６．１７．１Ｂ・・・配線（Ｖｃｃ又はＶｓＳ
）、６・・・回路ブロック、７・・・マクロセル、７Ａ
・・・デコーダ、７Ｂ・・・メモリセルアレイ、７Ｃ・
・・センスアンプ、８・・・ＰチャネルＭ Ｉ Ｓ Ｆ
ＥＴ領域、９・・・ＮチャネルＭ Ｉ Ｓ ＦＥＴ領域
、１２・・・配線領域。 第 １ ＝ 嬶４図 第 ６ 図 １（Ｐす
マクロセルの平面図、 第５図及び第６図は、マクロセル周辺の平面図、１・・
・半導体基板（チップ）、２・・・ポンディングパッド
、３・・・人出力バッファ、４．５，１０．１ｆ１３．
１３Ａ、１３Ｂ、１４−１４Ａ、、１４Ｂ。 １５．１６．１７．１Ｂ・・・配線（Ｖｃｃ又はＶｓＳ
）、６・・・回路ブロック、７・・・マクロセル、７Ａ
・・・デコーダ、７Ｂ・・・メモリセルアレイ、７Ｃ・
・・センスアンプ、８・・・ＰチャネルＭ Ｉ Ｓ Ｆ
ＥＴ領域、９・・・ＮチャネルＭ Ｉ Ｓ ＦＥＴ領域
、１２・・・配線領域。 第 １ ＝ 嬶４図 第 ６ 図 １（Ｐす
Claims (1)
- 【特許請求の範囲】 １、半導体基板上を複数に区画し、該区画ごとに回路を
構成し、該構成されたそれぞれの回路を区画と区画の間
の配線領域を延在する信号配線によって接続して集積回
路を構成する半導体集積回路装置であって、前記複数の
区画のうち少なくとも１つの区画内に、該区画専用の所
定電位配線を設け、該所定電位配線と前記配線領域を延
在する所定電位配線との接続部分を前記信号配線のレイ
アウトに応じて変えたことを特徴とする半導体集積回路
装置。 ２、前記複数の区画のうち前記所定電位配線が設けられ
る区画は、メモリ、ＡＬＵ等を構成するマクロセルであ
り、その他の区画はＮＡＮＤ、ＮＯＲ等の論理回路を構
成した回路ブロックであることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225977A JPS6381969A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225977A JPS6381969A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381969A true JPS6381969A (ja) | 1988-04-12 |
Family
ID=16837850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225977A Pending JPS6381969A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389536A (ja) * | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-09-26 JP JP61225977A patent/JPS6381969A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389536A (ja) * | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体装置 |
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