JPS60224193A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、自動リフレッシュ回路を内蔵したダイナミック型Ｒ
ＡＭ　（ランダム・アクセス・メモリ）に利用して有効
な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおけるメモリセルは、情報を電
荷の形態で記憶する記憶用キャパシタとアドレス選択用
のＭＯＳＦＥＴとによって構成される。半導体基板上に
おいて形成されたメモリセルにおいては、上記キャパシ
タに蓄積された電荷が、リーク電流等によって時間とと
もに減少してしまう。このため、常にメモリセルに正確
な情報を記憶させておくためには、メモリセルに記憶さ
れている情報を、その情報が失われる前に読み出して、
これを増幅して再び同じメモリセルに書込む動作、いわ
ゆるリフレッシュ動作を行う必要がある。例えば、６４
にビットのダイナミック型ＲＡＭにおけるメモリセルの
自動リフレ・ノシュ方式トシテ、「電子技術」誌（７）
Ｖｏ１２３、Ｎｏ　３のｐｐ３０〜３３に示されている
自動リフレッシュ回路が公知である。すなわち、ダイナ
ミ・ツク型ＲＡＭに、リフレッシュ制御用の外部端子を
設けて、この外部端子に所定のレベルのリフレッシュ制
御信号ＲＥＦを印加することにより、ダイナミ・ツク型
ＲＡＭ内の複数のメモリセルが自動的にリフレッシュさ
れるオートリフレッシュ機能と、上記リフレッシュ？１
％ＲＥＦを所定のレベルにしつづけることにより内蔵の
タイマー回路を作動させて、一定周期毎に上記リフレ・
ノシュ動作を行うセルフリフレッシュ機能とが設けられ
ている。

本願発明者等は、この発明に先立ってこのような自動リ
フレッシュ回路に用いられるタイマー回路として、第１
図に示すような回路を考えた。

このタイマー回路は、入力信号φ１のハイレベルにより
ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１をオン状態にして、ダ
イオード形態のＭＯ３ＦＥＴＱＩ　３゜Ｑｌ４に動作電
流を流すととも、キャパシタＣにプリチャージを行うも
のである。そして、上記入力信号φｌのロウレベルによ
りタイマー動作が起動される。すなわち、上記プリチャ
ージＭＯ３ＦＥＴＱ−１０，Ｑｌ　１がオフ状態になる
ので、約２Ｖｔｈ　（ＭＯ３ＦＥＴＱＩ　３．Ｑｌ　４
のしきい値電圧）によりＭＯ３ＦＥＴＱＩ　２をオン状
態にしてキャパシタＣを放電させるものである。これに
より、キャパシタＣの電位がインバータ回路ＩＮのロジ
ックスレッショルド電圧より低くなった時、そノ出力信
号がハイレベルに変化して、設定時間出力信号を形成す
る。

このようなタイマー回路にあっては、次のような問題の
生じることが本願発明者の研究によって明らかにされた
。すなわち、電源電圧Ｖｃｃが上昇（低下）すると、こ
れによってキャパシタＣのプリチャージレベルも上昇（
低下）する。これに対して、そのディスチャージ電流を
形成するＭＯ８ＦＥＴＱＩ　２のゲート電圧（動作電圧
）は、上記ダイオード形態のＭＯ３ＦＥＴＱ１３．Ｑｌ
４によって形成されたはり一定の電圧（２Ｖｔｈ）であ
るので、上記電源電圧の変動に対して上記設定時間出力
信号が変動してしまうという欠点がある。

また、タイマー回路が起動されると、上記ＭＯ３１１：
ＴＱ１２のゲートがフローティング状態になってしまう
。これにより、容量カップリング等によって上記ＭＯ３
ＦＥＴＱＩ　２のゲート電圧が低下してＭＯ３ＦＥＴＱ
Ｉ　２がオフ状態になると、キャパシタＣのディスチャ
ージが停止されてしまうという誤動作が生じる虞れがあ
る。

〔発明の目的〕

この発明の目的は、簡単な回路により、電源依存性の改
善と動作の安定化を図ったタイマー回路を含む半導体集
積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、キャパシタのディスチャージ電流を形成する
ＭＯＳＦＥＴのゲートと電源電圧端子との間に、大きな
インピーダンス特性にされたプルアップ用の抵抗手段を
設けるものである。

〔実施例〕

第２図には、この発明をダイナミック型ＲＡＭに適用し
た場合の一実施例の回路図が示されている。

同図に示した実施例回路では、ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌａ
ｔｅｄＧａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎ
ｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表とじて示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理″１”、０″の情報は
キャパシタＣｓに電荷が有るか無いかの形で記憶される
。

情報の読み出しは、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍをオ
ン状態にしてキャパシタＣ８を共通のデータ線ＤＬにつ
なぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高集積大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容量Ｃｏ（図示せず）との関係
は、Ｃ８／Ｃｏの比が非常に小さな値になる。したがっ
て、上記キャパシタＣｓに蓄積された電荷量によるデー
タ線ＤＬの電位変化は、非常に微少な信号となっている
。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣ３のほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯ３ＦＥＴ
Ｑｄ”によって接地電位に充電される。

上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に碌定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａ１．φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、Ｄｌ、、ＤＬのそれぞれに１個ずつの
ダミーセルが結合されている。また、各メモリセルＭＣ
は、１本のワード線ＷＬと相補対データ線の一方との間
に結合される。各ワード線ＷＬは双方のデータ線対と交
差しているので、ワード線ＷＬに生じる雑音成分が静電
結合によりデータ線にのっても、その雑音成分が双方の
データ線対ＤＬ。

五１に等しく現れ、差動型のセンスアンプＳＡによって
相殺される。上記アドレッシングにおいて、相補データ
線対ＤＬ、ＤＬの一方に結合されたメモリセルＭＣが選
択された場合、他方のデータ線には必ずダミーセルＤＣ
が結合されるように一対のダミーワード線ＤＷＬ、ＤＷ
Ｌの一方が選択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段回に分けておこなわ
れ比較的小さいコンダクタンス特性にされたＭＯ３ＦＥ
ＴＱ７が比較的早いタイミング信号φｐａｌによって導
通し始めると同時に開始され、アドレッシングによりて
相補データ線ＤＬ、ＤＬに与えられた電位差に基づき高
い方のデータ線電位は遅い速度で、低い方のそれは速い
速度で共にその差が広がりながら下降していく、この時
、上記電圧差がある程度太き（なったタイミングで比較
的大きいコンダクタンス特性にされたＭＯ３ＦＥＴＱ８
がタイミング信号φｐａ２によって導通するので、上記
低い方のデータ線電位が急速に低下する。このように２
段階にわけてセンスアンプＳＡの動作を行わせることに
よって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ５ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（Ｏｖ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
け取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０″として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブートストする働きがある。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出力バッファＤＯＢの入力端子とデータ人カ
バソファＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲＣ−ＤＣＲは、アド
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う、すなわち、ロウアドレス
ストローブ信号ＲＡＳにより形成されたタイミング信号
φａｒに同期して外部アドレス信号ＡＸＯ＝ＡＸｉをア
ドレスバッファＡＤＢに取込み、ロウデコーダＲ−ＤＣ
Ｈに伝えるとともに、ワード線選択タイミング信号φＸ
により所定のワード線及びダミーワード線選択動作を行
う。そして、カラムアドレスストローブ信号ＣＡＳによ
り形成されたタイミング信号φａｃに同期して外部アド
レス信号ＡＹＯ〜ＡＹｉをアドレスバッファＡＤＢに取
込み、カラムデコーダＣ−ＤＣＨに伝えるとともに、デ
ータ線選択タイミング信号φｙによりデータ線の選択動
作を行う。

タイミング制御回路ＴＣは、外部から供給されたアドレ
スストローブ信号ＲＡＳ、ＣＡＳと、ライトイネーブル
信号ＷＥとを受け、上記代表として示されたタイミング
信号の他各種タイミング信号を形成する。

リフレッシュ制御回路ＲＥＦＣは、特に制限されないが
、後述するようなタイマー回路と、内部ロウアドレス信
号ａｘＱ〜ａｘｉを形成するカウンタ回路とを含んでお
り、外部端子から供給されるリフレッシュ信号ＲＥＦに
より起動される。

第３図には、上記リフレッシュ制御回路ＲＥＦＣの一実
施例の回路図が示されている。

タイマー回路ＴＭは、次の各回路素子によって構成され
る。インバータ回路ＩＶ３によって形成された入力信号
φ１は、プリチャージＭＯ３ＦＥＴＱ１０．Ｑ１１のゲ
ートに供給される。このプリチャージＭＯ３ＦＥＴＱＩ
Ｏは、後述するディスチャージＭＯ３ＦＥＴＱＩ　２の
ゲート容量へのプリチャージを行うものであり、このＭ
Ｏ３ＦＥＴＱ１２と回路の接地電位点との間には、ディ
ス・　チャージＭＯ３ＦＥＴＱＩ　２の動作電圧ＶＧを
形成するダイオード形態のＭＯ３ＦＥＴＱ１３．Ｑ１４
が直列形態に設けられる。また、上記プリチャージＭＯ
３ＦＥＴＱＩ　１は、キャパシタｃへのプリチャージ電
流を形成するものである。そして、ディスチャージＭＯ
３ＦＥＴＱＩ　２は、上記動作電圧ＶＧに従って、キャ
パシタＣのディスチャージ電流を流すものである。そし
て、電源電圧依存性の改善と、タイマー動作の安定化と
を図るため、上記ＭＯ３ＦＥＴＱＩ　２のゲートと電源
電圧端子Ｖｃｃとの間には、上記ダイオード形態のＭＯ
３ＦＥＴＱ１３．Ｑ１４の合成インピーダンスに比べて
十分大きなインピーダンスを持つように設定されたプル
アップ用のＭＯ３ＦＥＴＱＩ　５が設けられる。なお、
上記ディスチャージＭＯ３ＦＥＴＱ１２のコンダクタン
ス特性は、プリチャージＭＯ３ＦＥＴＱＩ　１のコンダ
クタンス特性に比べて十分に小さく設定されているので
、プリチャージＭＯ３ＦＥＴＱＩ　１がオン状態となる
プリチャージ期間中においては、は’／Ｖｃｃ−Ｖｔｈ
のレベルにキャパシタＣのプリチャージを行うものであ
る。このようなタイマー回路ＴＭは、リフレッシュ制御
信号ＲＥＦのレベルを監視して、オート又セルフリフレ
ッシュ動作の動作モードを識別する。

回路記号Ｃ０ＮＴで示されているのは、リフレッシュア
ドレスカウンタであり、リフレッシュ用の内部相補アド
レス信号ａｘＱ〜ａｘｉを形成するものである。すなわ
ち、外部端子から供給されるリフレッシュ制御信号ＲＥ
Ｆは、ＮＯＲ（ノア〉ゲート回路Ｇ１の一方の入力に供
給される。このＮＯＲゲート回路Ｇ１の他方の入力には
、上記タイマー回路ＴＭの出力信号φ３が供給される。

そして、このＮＯＲゲート回路Ｇ１の出力信号φ１は、
一方においてタイマー回路ＴＭの起動信号として供給さ
れ、他方において、遅延回路ＤＬとインバータ回路ＩＶ
２を通して反転遅延される。

この反転遅延信号と上記出力信号φ１とは、ＡＮＤゲー
ト回路Ｇ２に入力される。これによって、上記信号φ１
の立ち上がりに同期し、上記遅延回路ＤＬで設定された
時間のパルス幅を持つパルスφ２が形成される。このパ
ルスφ２は、リフレッシュアドレスカウンタＣ０ＮＴに
入力され、そのリフレッシュアドレス歩道動作のために
用いられる。

この実施例のリフレッシュ制御回路ＲＥＦＣの動作を第
４図のタイミング図に従って説明する。

外部端子から供給されるリフレッシュ制御信号ＲＥＦが
ハイレベル（論理″１”）の時、ＮＯＲゲート回路Ｇ１
の出力信号φｌがロウレベルになっている。これにより
、タイマー回路の入力信号は、インバータ回路ＩＶ３に
よって反転されるので、入力信号φ１がハイレベルにな
って、プリチャージＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１が
共にオン状態になついる。これにより、キャパシタＣに
は、Ｖｃｃ−Ｖｔｈのハイレベルにされるので、インバ
ータ回路ＩＶＩの出力信号（タイマー出力信号）φ３が
ロウレベルになっている。

次に、外部端子から供給されるリフレッシュ制御信号Ｒ
ＥＦがロウレベル（論理“０″〉に変化すると、ＮＯＲ
ゲート回路Ｇ１の出力信号φｌがハイレベルに変化する
。これにより、上述のようにリフレッシュアドレスカウ
ンタＣ０ＮＴの入力パルスφ２が形成される。また、タ
イマー回路ＴＭの入力信号φ１がロウレベルになるので
、ＭＯ３ＦＥＴＱＩ　２によるキャパシタＣのディスチ
ャージ動作が開始される。上記外部端子がら供給さレル
ＩＪフレッシュ制御信号ＲＥＦがロウレベルのままなら
ば、このキャパシタＣのディスチャージ動作によってそ
の蓄積レベルがインバータ回路■Ｖ１のロジックスレッ
ショルド以下になって、インバータ回路ＩＶＩの出力信
号φ３がハイレベルに変化する。これにより、ＮＯＲゲ
ート回路Ｇ１の出力信号φ１が再びロウレベルに変化し
て、タイマー回路ＴＭを上記プリチャージ状態にするの
で、上記出力信号φ３がロウレベルに復旧する。

これにより、ＮＯＲゲート回路Ｇ１の出力信号φ１がロ
ウレベルに変化するので、再びタイマー回路ＴＭに起動
がかけられる。以上の動作を上記リフレッシュ制御信号
がロウレベルであり続ける間行われるものである。

上記パルス信号φ２によりリフレッシュアドレスカウン
タＣ０ＮＴは、その歩進動作を行う。また、上記信号φ
１のハイレベルへの変化によって、上記第１図のマルチ
プレクサＭＰＸは、上記リフレッシュアドレスカウンタ
Ｃ０ＮＴ側に切り換えられている。したがって、上記リ
フレッシュアドレスカウンタＣ０ＮＴの歩道動作によっ
て変化されたアドレス信号ａＸＯ〜ａｘｉよりワード線
選択動作が行われることによってリフレッシュ動作が実
施されることになる。

なお、上記リフレッシュ制御信号ＲＥＦのロウレベルの
期間を上記タイマー回路ＴＭの設定時間以下に短くする
と、上記リフレッシュ制御信号ＲＥＦのロウレベルに同
期して、パルス信号φ２が形成されるので、このリフレ
ッシュ制御信号ＲＥＦの周期に従ったオートリフレッシ
ュ動作が行われるものである。

この実施例のタイマー回路ＴＭは、上記プルアンプ用の
ＭＯ３ＦＥＴＱＩ　５が設けられいるので、ダイオード
形態のＭＯ３ＦＥＴＱＩ　３．Ｑｌ　４とのインピーダ
ンス比に従って電源電圧Ｖｃｃの変動に応じたディチャ
ージＭＯ３ＦＥＴＱＩ　２の動作電圧ＶＧを形成するも
のである。したがって、電源電圧Ｖｃｃが上昇した時に
は、キャパシタＣへのプリチャージレベルが上昇するが
、上記動作電圧ＶＧを高くしてディスチャージ電流を大
きくすることによって、ぼり一定のタイマー設定時間を
得ることができる。また、プリチャージＭＯＳ　Ｆ　Ｅ
ＴＱＩ　Ｏ，Ｑｌ　１がオフ状態となるタイマー動作期
間においても、上記プルアップＭＯ３ＦＥＴＱ１５が設
けられているので、フローティング状態にならないから
、前記容量カップリング等による誤動作を防止すること
ができる。

〔効　果〕

（１）ディスチャージＭＯ３ＦＥＴのゲートにプルアッ
プ用の抵抗手段を設けることによって、電源電圧の変動
に応じたディスチャージ電流を形成することができる。

これによって、電源電圧の変動に従ったプリチャージレ
ベルの放電時間をはシ一定にできるから、電源依存性の
大幅な改善を図ることができるという効果が得られる。

（２）ディスチャージＭＯ３ＦＥＴのゲートにプルアッ
プ用の抵抗手段を設けることによって、タイマー動作期
間中にディスチャージＭＯ３ＦＦ、Ｔのゲートがフロー
ティング状態にならないから、タイマー動作（キャパシ
タのディスチャージ動作）の安定化を図ることができる
という効果が得られる。

（３）上記（１）、　（２）によって、自動リフレッシ
ュ制御回路に適用した場合には、安定した確実な自動リ
フレッシュ動作を行うとことができるという効果が得ら
れる。

（４）プリチャージＭＯＳ　Ｆ　ＥＴと、キャパシタと
、ディスチャージＭＯ３ＦＥＴ及び動作電圧を形成する
ためのダイオード形態のＭＯＳＦＥＴ並びにプルアップ
用のＭＯＳＦＥＴとの極めて簡単な回路によって安定し
た動作のタイマー回路を得ることができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、タイマー回路
に用いられるプルアップ用の抵抗手段は、ＭＯＳＦＥＴ
に代え、ポリシリコン層のような抵抗手段を利用するも
のであってもよい、また、上記自動リフレッシュ回路の
構成は、種々の実施形態を採ることができるものである
。

〔利用分野〕

この発明は、上記タイマー回路を用いた自動リフレッシ
ュ回路を内蔵するダイナミック型ＲＡＭような半導体集
積回路装置の他、ある信号が一定期間一定のレベルにあ
るか否か等を識別するタイマー回路を含む半導体集積回
路装置に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明に先立って考えられているタイマー
回路の一例を示す回路図、 第２図は、この発明が適用されたダイナミ・ツク型ＲＡ
Ｍの一実施例を示すプロ・ツク図、第３図は、第２図に
おけるリフレ・ノシュ制御回路の一実施例を示す回路図
、 第４図は、第３図の実施例回路の動作の一例を示すタイ
ミング図である。

Claims (1)

1. 【特許請求の範囲】 １、入力信号を受けるプリチャージＭＯ３ＦＥＴＱＩＯ
   ，Ｑｌｌと、上記ＭＯ３ＦＥＴＱＩ　Ｏにより動作電圧
   が供給され、動作電圧を形成するダイオード形態のＭＯ
   ＳＦＥＴと、上記ＭＯＳ　Ｆ　ＥＴＱｌｌによりプリチ
   ャージが行わ杵るキャパシタと、上記ダイオード形態の
   ＭＯＳＦＥＴによって形成された動作電圧を受け、上記
   キャパシタのディスチャージ電流を形成するＭＯ３ＦＥ
   ＴＱＩ　２と、上記ＭＯ３ＦＥＴＱＩ　２のゲートと電
   源電圧端子との間に設けられ、上記ダイオード形態のＭ
   ＯＳＦＥＴに比べて十分大きなインピーダンスを持つよ
   うに設定された抵抗手段とを含み、上記キャパシタの放
   電時間をタイマー出力とするタイマー回路を含むことを
   特徴とする半導体集積回路装置。 ２、上記タイマー出力は、インバータ回路に供給される
   ことにより、そのハイレベル／ロウレベルの識別が行わ
   れるものであることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ３、上記入力信号は、外部端子から供給されたリフレッ
   シュ制御信号を含むものであり、上記タイマー出力は、
   この入力信号が一定時間以上供給され続けたことを識別
   することによって、ダイナミック型ＲＡＭにおける自動
   リフレッシュ動作を実現するものであることを特徴とす
   る特許請求の範囲第１又は第２項記載の半導体集積回路
   装置。