JPS60225204A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS60225204A JPS60225204A JP8123684A JP8123684A JPS60225204A JP S60225204 A JPS60225204 A JP S60225204A JP 8123684 A JP8123684 A JP 8123684A JP 8123684 A JP8123684 A JP 8123684A JP S60225204 A JPS60225204 A JP S60225204A
- Authority
- JP
- Japan
- Prior art keywords
- module
- data
- transmission
- transmission module
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15018—Communication, serial data transmission, modem
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15078—Modules, construction of system
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、メモリに記憶されたプログラムに基づいて制
御動作を行なうプログラマブルコントローラに関する。
御動作を行なうプログラマブルコントローラに関する。
近時、この種のプログラムコントローラ（以下ＰＣと略
称する）は、外部機器、例えば他のＰｃ１小型コンピユ
ータ等との間でし０データの授受を行なう要請に迫られ
ている。しかし、従来のＰＣは他のＰＣとリンクする機
能をもっていないため、ＰＣ同志のそのままでの連結が
できないという欠点があった。
称する）は、外部機器、例えば他のＰｃ１小型コンピユ
ータ等との間でし０データの授受を行なう要請に迫られ
ている。しかし、従来のＰＣは他のＰＣとリンクする機
能をもっていないため、ＰＣ同志のそのままでの連結が
できないという欠点があった。
本発明は、このような状況に鑑みて発明されたものであ
！Ｄ、ＰＣ同志とリンクする機能を有する伝送モジュー
ルを備え、かつ装置全体の小型化を可能にしたＰＣを提
供するものである。
！Ｄ、ＰＣ同志とリンクする機能を有する伝送モジュー
ルを備え、かつ装置全体の小型化を可能にしたＰＣを提
供するものである。
本発明に係るＰＣ＃ｉ、上記の目的を達成するために１
人出力モジュールと伝送モジュールを備え、伝送モジュ
ールをそのアドレスが入出カモジュールのアドレスより
も後になるように配置したことを特徴とする。前記伝送
モジュールについては後述する実施例忙て詳細に説明す
る。
人出力モジュールと伝送モジュールを備え、伝送モジュ
ールをそのアドレスが入出カモジュールのアドレスより
も後になるように配置したことを特徴とする。前記伝送
モジュールについては後述する実施例忙て詳細に説明す
る。
次に、本発明の実施例を図面に基づいて説明する。
第１図は、本発明の一実施例に係るＰＣを相互に接続し
た状態の全体構成図である。同図において、（１１は電
源、（２１はＰＣとして必要なＣＰＵ、システムプログ
ラムメモリ、ユーザーズプログラムメモリ及びワーキン
グメモリを含んだもので、本明細書においてはこれらを
ＰＣユニットと称する。
た状態の全体構成図である。同図において、（１１は電
源、（２１はＰＣとして必要なＣＰＵ、システムプログ
ラムメモリ、ユーザーズプログラムメモリ及びワーキン
グメモリを含んだもので、本明細書においてはこれらを
ＰＣユニットと称する。
（３）は入出カモジュールで、（４）は伝送モジュール
である。各ＰＣ（Ｍｏ−Ｍｓ）は相互に伝送モジュール
（４）を介して接続されている。次に、この伝送モジュ
ール（４）の詳細を第２図のブロック図に基づいて説明
する。
である。各ＰＣ（Ｍｏ−Ｍｓ）は相互に伝送モジュール
（４）を介して接続されている。次に、この伝送モジュ
ール（４）の詳細を第２図のブロック図に基づいて説明
する。
第２図において、帆）はＣＰＵ、１４ｅｌは伝送用のＣ
ＰＵ１４１１を制御するシステムプログラムメモリ、１
４Ｇ＋は伝送用のデータメモリである。このデータメモ
リーは、％データの一時記憶や伝送モジュールとしての
機能をはたす情報、例えに設定手段−からのデータによ
シ自ユニットが親局であるのか、子局であるのかを認識
するデータ等を記憶する。
ＰＵ１４１１を制御するシステムプログラムメモリ、１
４Ｇ＋は伝送用のデータメモリである。このデータメモ
リーは、％データの一時記憶や伝送モジュールとしての
機能をはたす情報、例えに設定手段−からのデータによ
シ自ユニットが親局であるのか、子局であるのかを認識
するデータ等を記憶する。
■）は補助データメモリで、前記データメモリーが伝送
相手とデータの授受を行なっている時にＰＣユニット（
２１との間で工１０データの授受を行なう。
相手とデータの授受を行なっている時にＰＣユニット（
２１との間で工１０データの授受を行なう。
輪は伝送部で、８ｂｉｔのパラレルブータラ１ｂｉｔの
シリアルデータに変換して伝送相手に出力する機能を有
すると共に、伝送相手からの１ ｂｉｔのシリアルデー
タを８ ｂｉｔのパラレルデータに変換する機能を有す
る。切、１４８１はゲート、晴はゲート−（ｌ囮を制御
するゲート制御部である。このゲート制御部ＭＦｉ、伝
送相手と信号の授受を行なう時、伝送されてきた信号を
伝送部−を介してデータメモリ１４８）に記憶させると
同時に、ＰＣユニット（２）と補助データメモリーとの
間でＩろデータの授受を行なわせるため、ゲート噛を開
き、ゲート−を閉じる状態にする制御と、データメモリ
ーに記憶されている１ ｂｉｔの陥データをＰＣユニッ
ト（２）、補助データメモリーに送出したｂ、ｐｃユニ
ット（２）からのｉ ｂｔｔのＩ１０データを記憶する
ため、ゲート（資）を閉じ、ゲー）Ｍを開処する状態の
制御とを行なう。四）はアドレスバス、６っけデータ線
、そして６３１はデータバスである。
シリアルデータに変換して伝送相手に出力する機能を有
すると共に、伝送相手からの１ ｂｉｔのシリアルデー
タを８ ｂｉｔのパラレルデータに変換する機能を有す
る。切、１４８１はゲート、晴はゲート−（ｌ囮を制御
するゲート制御部である。このゲート制御部ＭＦｉ、伝
送相手と信号の授受を行なう時、伝送されてきた信号を
伝送部−を介してデータメモリ１４８）に記憶させると
同時に、ＰＣユニット（２）と補助データメモリーとの
間でＩろデータの授受を行なわせるため、ゲート噛を開
き、ゲート−を閉じる状態にする制御と、データメモリ
ーに記憶されている１ ｂｉｔの陥データをＰＣユニッ
ト（２）、補助データメモリーに送出したｂ、ｐｃユニ
ット（２）からのｉ ｂｔｔのＩ１０データを記憶する
ため、ゲート（資）を閉じ、ゲー）Ｍを開処する状態の
制御とを行なう。四）はアドレスバス、６っけデータ線
、そして６３１はデータバスである。
なお、ＣＰＵ１４ｉ１は、システムプログラムメモリ囮
に格納されているプログラムに従って各種の演算・例え
ばデータ″ゝｌＪｌ′ｌｌｃ記憶されて“るＰＣ１−＝
ット（２１からのｉ ｂｉｔの工１０データを８ビツト
のＩ７．データに変換したり、また、データメモリー）
に記憶されている伝送部−からの８ビツトのエ − １０ュータをｐｃユニット（２）に転送するため１ｂｉ
ｔのＶｏデータに変換したシ、あるいは各メモリー。
に格納されているプログラムに従って各種の演算・例え
ばデータ″ゝｌＪｌ′ｌｌｃ記憶されて“るＰＣ１−＝
ット（２１からのｉ ｂｉｔの工１０データを８ビツト
のＩ７．データに変換したり、また、データメモリー）
に記憶されている伝送部−からの８ビツトのエ − １０ュータをｐｃユニット（２）に転送するため１ｂｉ
ｔのＶｏデータに変換したシ、あるいは各メモリー。
−９ｆ＠間のデータ転送を行なう。
以上の構成からなるＰＣ（Ｍ６〜Ｍｍ ）は、相互に伝
送モジュール（４）を介して接続され、工１０データの
授受が行なわれる。そして、Ｐ Ｃ（Ｍｅ −Ｍｓ ）
同志でデータの授受を行なう際には、予めデータメモｌ
ＪＭ８１に記憶された設定手段曲からのデータを認識し
、親局、子８が判別され、複数のＰＣとの間でＩ１０デ
ータの授受を行なうことができる。
送モジュール（４）を介して接続され、工１０データの
授受が行なわれる。そして、Ｐ Ｃ（Ｍｅ −Ｍｓ ）
同志でデータの授受を行なう際には、予めデータメモｌ
ＪＭ８１に記憶された設定手段曲からのデータを認識し
、親局、子８が判別され、複数のＰＣとの間でＩ１０デ
ータの授受を行なうことができる。
このような構成からなる本実施例のＰＣは、従来のＰＣ
の入出カモジュール用スロットの１ツＫＰＣユニツト（
２）のＣＰＵの全信号線を配設して伝送モジュールをそ
のスロットに挿入することＫよシ実現され、従来のＰＣ
′ｆはぼそのままの形で利用できるという利点がある。
の入出カモジュール用スロットの１ツＫＰＣユニツト（
２）のＣＰＵの全信号線を配設して伝送モジュールをそ
のスロットに挿入することＫよシ実現され、従来のＰＣ
′ｆはぼそのままの形で利用できるという利点がある。
ところで、実際のＰＣユニット（２）のＣＰＵのノ・−
ド構成においては、入出カモジュール（３）のアドレス
は予め決められているので次のような問題がある。例え
ば、伝送モジュールのアドレスが５２点、入力モジュー
ルが８点、そして出力モジュールが１６点の場合につい
て考えてみる。第３図に示すように、基本シャーシ０１
に電源（ＩＩＰＣユニット（２）及び伝送モジュール（
４１の順で配設すると、伝送モジュール（４）自体＃−
ｉ１スロットの）を占有するが、伝送モジュール（４）
のアドレスとしては４スロツト（Ｂ）〜［Ｆ］を必要と
する。このため、入力モジュール（３ａ）及び出力モジ
ュール（２ｂ）を拡張シャーシ（至）に配設しなければ
ならない。この場合、基本シャーシ０乃の３スロツト（
Ｃ）〜（Ｅ）と拡張シャーシ（ロ）のスロツ） （Ｄ）
、 （Ｅ）は空いた状態とな夛、このため拡張シャーシ
が余分にいることになシ、スペース的にもコスト的にも
無駄になる。
ド構成においては、入出カモジュール（３）のアドレス
は予め決められているので次のような問題がある。例え
ば、伝送モジュールのアドレスが５２点、入力モジュー
ルが８点、そして出力モジュールが１６点の場合につい
て考えてみる。第３図に示すように、基本シャーシ０１
に電源（ＩＩＰＣユニット（２）及び伝送モジュール（
４１の順で配設すると、伝送モジュール（４）自体＃−
ｉ１スロットの）を占有するが、伝送モジュール（４）
のアドレスとしては４スロツト（Ｂ）〜［Ｆ］を必要と
する。このため、入力モジュール（３ａ）及び出力モジ
ュール（２ｂ）を拡張シャーシ（至）に配設しなければ
ならない。この場合、基本シャーシ０乃の３スロツト（
Ｃ）〜（Ｅ）と拡張シャーシ（ロ）のスロツ） （Ｄ）
、 （Ｅ）は空いた状態とな夛、このため拡張シャーシ
が余分にいることになシ、スペース的にもコスト的にも
無駄になる。
この点に関しては、本実施例においては伝送モジュール
のアドレスを入出カモジュールのアドレスの後に指定す
るととＫよシ解決している。すなわち、第４図に示すよ
うに、基本シャーシＯＩξ電源…、ｐｃユニット（２１
、入力モジュール（３ａ）、出力モジュール（３ｂ）
、及び伝送モジュール（４）の順で配置している。従っ
て、上述の場合と同様な点数を必要とする場合には、入
力モジュール（３ａ）はスロットの）のアドレス（０〜
７）ｆ１出カモジュール（６ｂ）はスロット（Ｃ）、’
（Ｄ）のアドレス（１０〜１７）、 （２０〜２７）を
とる。そして、伝送モジュール（４）はスロット（Ｅ）
のアドレス（６０〜３７）を取ると共に、伝送アドレス
の残、ａ＃′ｉｐｃユニット（２１のＣＰＵの最終アド
レス（この場合１５７番であるものとするンから順次若
いアドレス（１５０〜１５７） 、 （１４０〜１４７
）、 （１３０〜１３７）へ割付けることによル、筐体
を基本シャーシ０υのみで構成することができ、第６図
に示すように拡張シャーシ（至）を必要としない。
のアドレスを入出カモジュールのアドレスの後に指定す
るととＫよシ解決している。すなわち、第４図に示すよ
うに、基本シャーシＯＩξ電源…、ｐｃユニット（２１
、入力モジュール（３ａ）、出力モジュール（３ｂ）
、及び伝送モジュール（４）の順で配置している。従っ
て、上述の場合と同様な点数を必要とする場合には、入
力モジュール（３ａ）はスロットの）のアドレス（０〜
７）ｆ１出カモジュール（６ｂ）はスロット（Ｃ）、’
（Ｄ）のアドレス（１０〜１７）、 （２０〜２７）を
とる。そして、伝送モジュール（４）はスロット（Ｅ）
のアドレス（６０〜３７）を取ると共に、伝送アドレス
の残、ａ＃′ｉｐｃユニット（２１のＣＰＵの最終アド
レス（この場合１５７番であるものとするンから順次若
いアドレス（１５０〜１５７） 、 （１４０〜１４７
）、 （１３０〜１３７）へ割付けることによル、筐体
を基本シャーシ０υのみで構成することができ、第６図
に示すように拡張シャーシ（至）を必要としない。
なお、上記実施例では伝送アドレスの割付を、ＰＣユニ
ツ） ｒ２１の最終アドレスから若い方へ順次アドレス
を割付けるようｋした例を示したが、本発明においては
、この事に限定されるものではなく、伝送モジュールの
アドレスの割付けは、入出カモジュールのアドレスの後
に割付ける様にすればよい。
ツ） ｒ２１の最終アドレスから若い方へ順次アドレス
を割付けるようｋした例を示したが、本発明においては
、この事に限定されるものではなく、伝送モジュールの
アドレスの割付けは、入出カモジュールのアドレスの後
に割付ける様にすればよい。
以上の説明から明らかなように、本発明に係るＰＣは、
伝送モジュールをそのアドレスが入出カモジュールのア
ドレスの後になるようにして配置したことによシ、筐体
の小型化及びスペースの有効利用が可能になっている。
伝送モジュールをそのアドレスが入出カモジュールのア
ドレスの後になるようにして配置したことによシ、筐体
の小型化及びスペースの有効利用が可能になっている。
第１図は本発明の一実施例忙係るＰＣを相互に接続した
状態の全体構成図、第２図は第１図の伝送モジュールの
ブロック図、第６図は伝送モジュールの配置例を示す説
明図、第４図は前記実施例の伝送モジュールの配置例を
示す説明図である。 （旧・・電源、（２）・・・ＰＣユニット、（３）・・
・し０モジユール、ｆ４１・・・伝送モジュール。 代理人 弁理士 木 村 三 朗 第３ＭＪ ６７ ５７ ４７ 第４図
状態の全体構成図、第２図は第１図の伝送モジュールの
ブロック図、第６図は伝送モジュールの配置例を示す説
明図、第４図は前記実施例の伝送モジュールの配置例を
示す説明図である。 （旧・・電源、（２）・・・ＰＣユニット、（３）・・
・し０モジユール、ｆ４１・・・伝送モジュール。 代理人 弁理士 木 村 三 朗 第３ＭＪ ６７ ５７ ４７ 第４図
Claims (1)
- 入出カモジュールと伝送モジュールとを備え、伝送モジ
ュールをそのアドレスが入出カモジュールのアドレスよ
シも後になるように配置したことを特徴とするプログラ
マブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8123684A JPS60225204A (ja) | 1984-04-24 | 1984-04-24 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8123684A JPS60225204A (ja) | 1984-04-24 | 1984-04-24 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60225204A true JPS60225204A (ja) | 1985-11-09 |
Family
ID=13740801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8123684A Pending JPS60225204A (ja) | 1984-04-24 | 1984-04-24 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225204A (ja) |
-
1984
- 1984-04-24 JP JP8123684A patent/JPS60225204A/ja active Pending
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